一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置。该方法包括：提供半导体衬底，在第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区内分别形成有第一、第二、第三以及第四栅极凹槽；形成第一厚度的第一P型功函数层，以覆盖第一、第三栅极凹槽的底部和侧壁；形成第二厚度的第一P型功函数层，以覆盖第一厚度的第一P型功函数层，且覆盖第二、第四栅极凹槽的底部和侧壁；形成第二P型功函数层，以覆盖第二厚度的第一P型功函数层，且第二P型功函数层和第一P型功函数层为不同的材料；形成第三厚度的第一P型功函数层，其仅位于第一、第二栅极凹槽的第二P型功函数层表面；在栅极凹槽中形成N型功函数层并填充金属电极层。

A semiconductor device and its manufacturing methods and electronic devices

The present invention provides a semiconductor device, a manufacturing method and an electronic device. The method includes: providing a semiconductor substrate in the first PMOS zone, PMOS District second, the first NMOS and the second NMOS zone are respectively formed with a first, second, third and fourth gate groove; forming a first layer of a first thickness P work function, to cover the first and third gate groove of the bottom and the side wall of the first; P type function layer of second P thickness, with the first type work function layer covers the first thickness, and covers second, fourth gate groove and the bottom and the side wall; the formation of second P power function in the first layer, P layer covering second of the thickness of the work function, and the second P layer and the first work function P type function layer for different materials; the first P function layer of third P thickness of the second layer on the surface of the work function only in the first and second gate groove; the formation of N type function layer in the gate groove and filling Metal electrode layer.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着MOSFET器件的尺寸缩小到100nm节点以下，由于直接隧穿效应，传统的二氧化硅(SiO2)绝缘层受到高栅极漏电流的限制。因此，引入了高K(高介电常数)介电材料，以显著降低栅极漏电流，由于其在相同的等效氧化层厚度(equivalentoxidethickness，简称EOT)下具有更厚的物理厚度。尺寸缩小带来的另一个问题是多晶硅栅极耗尽效应和有限的反型层电容(inversionlayercapacitance)，这会导致EOT的增大和性能的降低。因此，金属栅电极被广泛应用于替代多晶硅栅极以尽可能的减少多晶硅栅极耗尽效应。为了满足器件设计的要求，传统方法利用体掺杂形成多阈值电压。然而，在缩放的MOSFET器件中，载流子迁移率的显著降低和严重的掺杂波动成为需要迫切关注的问题。为了提高器件的性能和波动性，在高K/金属栅极方案中实现多功函数(Multi-WF)是非常必要的。然而，多次光刻图案化的工艺不仅增加了工艺复杂程度，而且增加了生产成本。为了在NMOS和PMOS器件中通过多功函数实现3Vt，至少需要2层功函数层和2种类型的离子注入来实现NMOS和PMOS。向金属栅极内的掺杂元素离子注入不易控制有效掺杂，并且波动性很差。因此，在目前的HKMG方案中，需要3次光刻图案化工艺来实现2WF(功函数)的NMOS器件和2WF(功函数)的PMOS器件。通过调整功函数金属层的厚度来控制功函数的方法在HK-金属栅极方案中很有效。然而多次光刻图案化工艺使得器件的集成过程变得更加复杂，成本更高。因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术实施例一中提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。进一步，形成所述第一厚度的第一P型功函数层的步骤包括：形成第一厚度的第一P型功函数薄膜，以覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁；形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第一PMOS区和所述第一NMOS区，暴露所述第二PMOS区和所述第二NMOS区；以所述第一掩膜层为掩膜，蚀刻去除所述第二栅极凹槽和所述第四栅极凹槽内的所述第一厚度的第一P型功函数薄膜，随后去除所述第一掩膜层。进一步，所述第一掩膜层的材料包括光刻胶材料。进一步，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。进一步，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。进一步，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。进一步，所述第一厚度＜所述第二厚度＜所述第三厚度。进一步，形成所述第三厚度的第一P型功函数层的步骤包括以下过程：形成第三厚度的第一P型功函数薄膜，以覆盖所述第二P型功函数层；形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区；以所述第二掩膜层为掩膜，蚀刻去除所述第三栅极凹槽和所述第四栅极凹槽中的所述第三厚度的第一P型功函数薄膜，停止于所述第二P型功函数层上；去除所述第二掩膜层。进一步，所述第二掩膜层的材料包括光刻胶材料。进一步，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。进一步，在形成所述第一厚度的第一P型功函数层之前，还包括步骤：形成高k介电层，所述高k介电层覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁。进一步，在形成所述高k介电层后，所述第一厚度的第一P型功函数层之前，还包括步骤：在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁上依次形成覆盖层和阻挡层。进一步，在形成所述高k介电层之前，还包括在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部的所述半导体衬底上形成界面层的步骤。本专利技术另一方面还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，在所述第一PMOS区、所述第二PMOS区、所述第一NMOS区和所述第二NMOS区内分别形成有第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽；分别设置在所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽中的第一金属栅极结构、第二金属栅极结构、第三金属栅极结构和第四金属栅极结构，其中，所述第一金属栅极结构包括：依次设置于所述第一栅极凹槽底部和侧壁上的第一厚度的第一P型功函数层、第二厚度的第一P型功函数层、第二P型功函数层、第三厚度的第一P型功函数层、N型功函数层，以及填充所述第一栅极凹槽的金属电极层，所述第二金属栅极结构包括：依次设置于所述第二栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、所述第三厚度的第一P型功函数层、N型功函数层，以及填充所述第二栅极凹槽的所述金属电极层，所述第三金属栅极结构包括：依次设置于所述第三栅极凹槽底部和侧壁上的所述第一厚度的第一P型功函数层、所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金属电极层，所述第四金属栅极结构包括：依次设置于所述第四栅极凹槽底部和侧壁上的所述第二厚度的第一P型功函数层、所述第二P型功函数层、N型功函数层，以及填充所述第三栅极凹槽的所述金本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。...

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括第一PMOS区、第二PMOS区、第一NMOS区和第二NMOS区，其中，所述第一PMOS区内形成有第一栅极凹槽、所述第二PMOS区内形成有第二栅极凹槽、所述第一NMOS区内形成有第三栅极凹槽、所述第二NMOS区内形成有第四栅极凹槽；形成第一厚度的第一P型功函数层，所述第一厚度的第一P型功函数层覆盖所述第一栅极凹槽和所述第三栅极凹槽的底部和侧壁；形成第二厚度的第一P型功函数层，所述第二厚度的第一P型功函数层覆盖所述第一厚度的第一P型功函数层，且覆盖所述第二栅极凹槽和所述第四栅极凹槽的底部和侧壁；形成第二P型功函数层，所述第二P型功函数层覆盖所述第二厚度的第一P型功函数层，且所述第二P型功函数层和所述第一P型功函数层为不同的材料；形成第三厚度的第一P型功函数层，所述第三厚度的第一P型功函数层仅位于第一栅极凹槽和所述第二栅极凹槽的所述第二P型功函数层表面；形成N型功函数层，所述N型功函数层覆盖所述第二P型功函数层表面和第三厚度的第一P型功函数层表面；形成金属电极层，所述金属电极层覆盖所述N型功函数层表面，且与所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽顶部表面齐平。2.如权利要求1所述的制造方法，其特征在于，形成所述第一厚度的第一P型功函数层的步骤包括：形成第一厚度的第一P型功函数薄膜，以覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁；形成图案化的第一掩膜层，所述第一掩膜层覆盖所述第一PMOS区和所述第一NMOS区，暴露所述第二PMOS区和所述第二NMOS区；以所述第一掩膜层为掩膜，蚀刻去除所述第二栅极凹槽和所述第四栅极凹槽内的所述第一厚度的第一P型功函数薄膜，随后去除所述第一掩膜层。3.如权利要求2所述的制造方法，其特征在于，所述第一掩膜层的材料包括光刻胶材料。4.如权利要求1所述的制造方法，其特征在于，所述第一P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。5.如权利要求1所述的制造方法，其特征在于，所述第二P型功函数层的材料使用TixN1-x、TaC、MoN或TaN中的一种。6.如权利要求1所述的制造方法，其特征在于，所述第一P型功函数层的厚度范围为10～580埃；所述第二P型功函数层的厚度范围为10～580埃。7.如权利要求1所述的制造方法，其特征在于，所述第一厚度＜所述第二厚度＜所述第三厚度。8.如权利要求1所述的制造方法，其特征在于，形成所述第三厚度的第一P型功函数层的步骤包括以下过程：形成第三厚度的第一P型功函数薄膜，以覆盖所述第二P型功函数层；形成图案化的第二掩膜层，所述第二掩膜层覆盖所述第一PMOS区和所述第二PMOS区，暴露所述第一NMOS区和所述第二NMOS区；以所述第二掩膜层为掩膜，蚀刻去除所述第三栅极凹槽和所述第四栅极凹槽中的所述第三厚度的第一P型功函数薄膜，停止于所述第二P型功函数层上；去除所述第二掩膜层。9.如权利要求1所述的制造方法，其特征在于，所述第二掩膜层的材料包括光刻胶材料。10.如权利要求1所述的制造方法，其特征在于，所述第一PMOS区内形成的PMOS器件的阈值电压小于第二PMOS区内形成的PMOS器件的阈值电压，所述第一NMOS区内形成的NMOS器件的阈值电压大于第二NMOS区内形成的NMOS器件的阈值电压。11.如权利要求1所述的制造方法，其特征在于，在形成所述第一厚度的第一P型功函数层之前，还包括步骤：形成高k介电层，所述高k介电层覆盖所述第一栅极凹槽、第二栅极凹槽、第三栅极凹槽以及第四栅极凹槽的底部和侧壁。12.如权利要求11所述的制造方法，其特征在于，在形成所述高k介电层后，所述第一厚度的第一P型功函数层之前，还包括步骤：在所述第一栅极...

【专利技术属性】
技术研发人员：杨佳琦，赵杰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31