半导体设备制造技术

本发明专利技术涉及一种允许使由于将数据写入到非易失性存储单元中而产生的能量消耗最小化的半导体设备。写入控制电路34存储与存储在MTJ元件MTJ1、MTJ2中的数据相同的数据。当将由从锁存器32保持的数据存储在MTJ元件MTJ1、MTJ2中时，写入控制电路34进行控制以通过将存储在其中的数据与由从锁存器32保持的数据进行比较来确定是否将由从锁存器32保持的数据写入到MTJ元件MTJ1、MTJ2。当存储在其中的数据与由从锁存器32保持的数据相匹配时，写入控制电路34进行控制以确定不将数据写入到MTJ元件MTJ1、MTJ2中。

【技术实现步骤摘要】
【国外来华专利技术】半导体设备
本专利技术涉及半导体设备。
技术介绍
一般而言，作为降低大规模集成电路(LSI)的功耗的技术，即用于切断供给半导体芯片内部的电路(内部电路)的电源电压并将内部电路置于所谓的睡眠状态的技术，已知有所谓的功率门控。与功率门控有关的技术包括防止内部状态或内部数据在切断电源电压之后被擦除的技术。例如，专利文献1描述了通过其提供易失性寄存器和非易失性寄存器的技术。根据该技术，当电源电压的供给被切断时，数据被从易失性寄存器保存到非易失性寄存器，并且当重新开始电源电压的供给时，数据被从非易失性寄存器恢复到易失性寄存器。例如，专利文献2描述了一种非易失性触发器电路，其在电源电压的供给被切断时使用组成非易失性存储部的磁隧道结(MTJ)元件来存储内部状态和内部数据。图11描绘了使用构成非易失性存储部的MTJ元件的现有非易失性触发器电路的典型电路图。图11中所描绘的非易失性触发器电路1016包括主锁存器1030、从锁存器1032、正金属氧化物半导体(PMOS)晶体管P5和P6以及MTJ元件MTJ1和MTJ2。主锁存器1030包括反相器IV1和IV2，与非(NAND)电路NAND1以及传输门TG1至TG3。另外，从锁存器1032包括反相器IV5和IV6、PMOS晶体管P7、NAND电路NAND2以及传输门TG4。传输门TG1至TG4由时钟信号CB并且由时钟信号C(具有与时钟信号CLK的逻辑值相同的逻辑值)控制，所述时钟信号CB通过反相器IV10使时钟信号CLK反相而获得，所述时钟信号C由反相器IV11使反相器IV10的输出反相而获取。在图11中所描绘的现有非易失性触发器电路1016中，如果要通过功率门控来切断电源电压的供给，则控制信号SR的逻辑值被设置为“0”以使栅极被施加控制信号SR的PMOS晶体管P5至P7导通。然后，连续地馈送控制信号CTRL的逻辑值“1”和“0”，从而将保持在从锁存器1032中的一位信息写入到MTJ元件MTJ1和MTJ2。在功率门控结束时，重新开始电源电压的供给，并且控制信号SR的逻辑值被设置为“0”，以使PMOS晶体管P5至P7导通。这允许通过使用MTJ元件MTJ1和MTJ2之间的电阻值中的差异来将在进行上述写入操作时可应用的内部电路状态恢复到从锁存器1032中。引用列表专利文献专利文献1：JP2014-225251A专利文献2：JP2015-35653A
技术实现思路
技术问题图11中所描绘的非易失性触发器电路1016允许MTJ元件MTJ1和MTJ2在电源电压的供给被切断之后保留数据(非易失性数据保留)。然后进行功率门控操作以将非易失性触发器电路1016和由输出信号Q驱动的内部电路置于睡眠状态，从而降低能量消耗。此外，在功率门控操作之前和之后保留内部电路状态和内部数据。然而，一个问题在于，当向MTJ元件MTJ1和MTJ2写入数据时，诸如图11中所描绘的现有非易失性触发器电路1016消耗大量的能量。也就是说，当非易失性触发器电路1016在功率门控时将保留的数据存储到MTJ元件MTJ1和MTJ2中时，有必要使相对大的电流流向MTJ元件MTJ1和MTJ2。流向MTJ元件MTJ1和MTJ2的大电流使对MTJ元件MTJ1和MTJ2的写入操作需要消耗大量的能量。如果功率门控的时段(睡眠时段)相对短，则尽管电源电压的供给被切断，但是对MTJ元件MTJ1和MTJ2的写入操作的能量开销可能导致能量消耗的过度增加。即使睡眠时段相对长，对MTJ元件MTJ1和MTJ2的写入操作所需的大量能量也可能减少可由功率门控节省的能量消耗的量。已经设计出本专利技术来解决上述问题。因此，本专利技术的一个目的是提供一种半导体设备，其能够减少将数据写入到非易失性存储部所消耗的能量的量。问题的解决方案根据本专利技术的第一方面，提供了一种半导体设备，包括：触发器；非易失性存储部，所述非易失性存储部被配置为存储保持在触发器中的数据；以及写入控制部，所述写入控制部被配置为如果在向自身设备的电源电压或接地电压的供给被切断的情况下、存储在非易失性存储部中的数据与保持在触发器中的数据不一致，则进行控制以将保持在触发器中的数据写入到非易失性存储部，如果存储在非易失性存储部中的数据与保持在触发器中的数据一致，则写入控制部还进行控制以不将保持在触发器中的数据写入到非易失性存储部。根据本专利技术的第二方面，在根据上述第一方面的半导体设备中，写入控制部保留存储在非易失性存储部中的数据，并且基于保留的数据与保持在触发器中的数据之间的比较的结果来进行控制。根据本专利技术的第三方面，根据上述第一或第二方面的半导体设备还包括第一开关元件，所述第一开关元件被配置为切换触发器与非易失性存储部之间的连接和断开。写入控制部在进行控制以写入数据时使第一开关元件将触发器与非易失性存储部连接，写入控制部在进行控制以不写入数据时还使第一开关元件将触发器从非易失性存储部断开。根据本专利技术的第四方面，根据上述第一至第三方面中的任一项的半导体设备还包括恢复部，所述恢复部被配置为根据外部输入的恢复控制信号来恢复写入到非易失性存储部的数据，以便在重新开始向自身设备供给先前切断的电源电压或接地电压时恢复写入到非易失性存储部的数据。根据本专利技术的第五方面，在根据上述第一至第四方面中的任一项的半导体设备中，恢复部包括第二开关元件，所述第二开关元件被配置为根据恢复控制信号来切换触发器与非易失性存储部之间的连接和断开。根据本专利技术的第六方面，在根据上述第一至第五方面中的任一项的半导体设备中，非易失性存储部是磁隧道结元件。专利技术的有利效果因此，本专利技术提供了减少向非易失性存储部写入数据所消耗的能量的量的有利效果。附图说明图1是描绘第一实施例的典型半导体设备的框图。图2是第一实施例的非易失性触发器电路的电路图。图3是用于说明第一实施例的MTJ元件的层组成和操作的示意性横截面图。图4是用于说明第一实施例的MTJ元件的操作的电压-电阻图。图5是描绘当第一实施例的非易失性触发器电路的输入信号D的逻辑值为“1”时可应用的控制序列的时序图。图6是描绘当第一实施例的非易失性触发器电路的输入信号D的逻辑值为“0”时可应用的控制序列的时序图。图7是第二实施例的非易失性触发器电路的电路图。图8是第三实施例的非易失性触发器电路的电路图。图9是描绘当第三实施例的非易失性触发器电路的输入信号D的逻辑值为“1”时可应用的控制序列的时序图。图10是第四实施例的非易失性触发器电路的电路图。图11是现有的非易失性触发器电路的电路图。具体实施方式下面参照附图描述本专利技术的一些优选实施例。注意，贯穿附图，相似的附图标记指示具有相似功能的相似部件，对其的说明在多余的情况下将在下文中被省略。第一实施例首先说明如何配置本实施例的半导体集成电路。图1是描绘本实施例的典型半导体集成电路10的框图。本实施例的半导体集成电路10包括睡眠控制电路12、电源开关14、非易失性触发器电路16和内部电路18。本实施例的半导体集成电路10具有通过切断对内部电路18和其它部件的电源电压VDDV的供给(即，通过使相关电路进入所谓的睡眠状态)来降低功耗的功能。睡眠控制电路12具有控制睡眠状态的功能(即，控制如何供给电源电压VDDV)。本实施例的睡眠控制电路12向电源开关14输出睡眠控制信本文档来自技高网...

【技术保护点】
一种半导体设备，包括：触发器；非易失性存储部，被配置为存储保持在触发器中的数据；以及写入控制部，被配置为如果在向自身设备的电源电压或接地电压的供给被切断的情况下存储在非易失性存储部中的数据与保持在触发器中的数据不一致，则进行控制以将保持在触发器中的数据写入到非易失性存储部，如果存储在非易失性存储部中的数据与保持在触发器中的数据一致，则写入控制部还进行控制以不将保持在触发器中的数据写入到非易失性存储部。

【技术特征摘要】
【国外来华专利技术】2015.06.24 JP 2015-1268341.一种半导体设备，包括：触发器；非易失性存储部，被配置为存储保持在触发器中的数据；以及写入控制部，被配置为如果在向自身设备的电源电压或接地电压的供给被切断的情况下存储在非易失性存储部中的数据与保持在触发器中的数据不一致，则进行控制以将保持在触发器中的数据写入到非易失性存储部，如果存储在非易失性存储部中的数据与保持在触发器中的数据一致，则写入控制部还进行控制以不将保持在触发器中的数据写入到非易失性存储部。2.根据权利要求1所述的半导体设备，其中，写入控制部保留存储在非易失性存储部中的数据，并且基于保留的数据与保持在触发器中的数据之间的比较的结果来进行控制。3.根据权利要求1或权利要求2所...

【专利技术属性】
技术研发人员：宇佐美公良，工藤优，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本,JP