使用独立且不同双极的可变保持电压的可控硅整流器制造技术

本发明专利技术涉及使用独立且不同双极的可变保持电压的可控硅整流器。公开了一种使用独立双极晶体管(105、115)的可控硅整流器(SCR)(190)。独立双极SCR能够使用SCR的内部反馈端子，其然后可以用来调节各个双极晶体管的增益。进一步的实施例提供了定制设计防止锁定方案。通过将有源场效应晶体管(FET)(MS)集成在SCR的内部反馈节点，实现防止锁定。这提供对SCR的“反馈节点”的使用，从而允许无锁定SCR设计。此有源FET在短的时间段(如，几微秒)暂停，因此，关闭SCR的反馈机制，从而实现SCR防止锁定。

【技术实现步骤摘要】
使用独立且不同双极的可变保持电压的可控硅整流器
本公开涉及可控硅整流器领域，并且更特别地，涉及可变保持电压(holdingvoltage)的可控硅整流器。
技术介绍
通常来讲，静电放电(ESD)是半导体集成电路损坏的主要原因之一。ESD被认为是半导体工业中主要的可靠性威胁。可控硅整流器(SCR)在集成电路中通常被用做保护装置。SCR是高效能量吸收器，但是他们很容易锁定(latchup)。典型地，SCR利用集成电路的NPN和PNP结构集成，其共用阱以减小保持电压并提升SCR的稳定性。集成的SRC通常针对给定额定电压定制。构成集成SCR的NPN和PNP结构具有根据电流变化的不同的电学特性。例如，通常，PNP相比于NPN在低和中等电流密度下具有较低的增益，并且其电流增益在较低电流密度下开始降低。在集成的SCR结构中，并不能独立地利用NPN或PNP结构来优化增益。这也导致了非优化设计。许多情况下，为建立可接受的SCR结构，PNP增益能够非常低。集成SCR的额外的缺点是它们具有低的保持电压，且难以调节保持电压，并容易锁定。由于SCR的内部反馈端子不可使用(accessible)，因此，集成的SCR的保持电压很难调节。通过改变阳极到阴极间距或通过利用寄生路径降低正反馈，实现集成SCR可变保持电压，这降低SCR的稳定性和速度。
技术实现思路
根据一个实施例，公开了一种半导体装置。该半导体装置包括衬底，放置在衬底中的第一N型层，在第一N型层中形成的第一P型层，第一P型层具有第一双极晶体管的集电极，放置在第一P型层上的第一N+型层，第一N+型层形成第一双极晶体管的基极，放置在第一N+型层上的第一P+型层，第一P+型层形成第一双极晶体管的发射极，放置在衬底中的第二N型层，第二N型层通过浅沟槽隔离与第一N型层隔离，第二N型层具有第二双极晶体管的集电极，放置在第二N型层上的第二P+型层，第二P+型层形成第二双极晶体管的基极，以及放置在第二P+型层上的第二N+型层，第二N+型层形成第二双极晶体管的发射极。根据另一个实施例，公开了一种静电放电装置。此静电放电装置包括衬底，放置在衬底中的第一N型层，在第一N型层中形成的第一P型层，放置在第一P型层上的第一N+型层，放置在第一N+型层上的第一P+型层，放置在衬底中的第二N型层，第二N型层通过浅沟槽隔离与第一N型层隔离，放置在第二N型层上的第二P+型层，放置在第二P+型层上的第二N+型层，第一双极晶体管具有：在第一P+型层中的发射极，在第一N+型层中的基极，以及在第一P型层中的集电极；第二双极晶体管具有：在第二N+型层中的发射极，在第二P+型层中的基极，以及在第二N型层中的集电极。根据又一个实施例，公开了一种静电放电电路。此静电放电电路包括第一双极晶体管，第二双极晶体管，其中第一双极晶体管的集电极和第二双极晶体管的基极耦合，第一双极晶体管的发射极通过第一电阻元件和第一双极晶体管的基极以及第二双极晶体管的集电极耦合，第二双极晶体管的发射极通过第二电阻元件和第二双极晶体管的基极耦合，第一双极晶体管的发射极进一步与第一接触焊盘耦合，以及第二双极晶体管的发射极进一步与第二接触焊盘耦合。根据又一个实施例，公开了一种静电放电装置，此静电放电装置包括衬底，放置在衬底中的第一N型层，在第一N型层中形成的第一P型层，放置在第一P型层上的第一N+型层，放置在第一P型层上的第二N+型层，放置在第一N+型层上的第一P+型层，放置在第二N+型层上的第二P+型层，放置在衬底中的第二N型层，第二N型层通过浅沟槽隔离与第一N型层隔离，放置在第二N型层上的第三P+型层，放置在第三P+型层上的第三N+型层，第一双极晶体管具有：在第一P+型层中的发射极，在第一N+型层中的基极，以及在第一P型层中的集电极；第二双极晶体管具有：在第二P+型层中的发射极，在第二N+型层中的基极，以及在第一P型层中的集电极；第三双极晶体管具有：在第三N+型层中的发射极，在第三P+型层中的基极，以及在第二N型层中的集电极。附图说明图1A示出根据一个实施例的使用独立双极组件的SCR的示例电路配置。图1B示出根据一个实施例的使用独立双极组件的SCR的半导体结构的示例横截面图。图1C示出根据一个实施例的使用独立双极组件的无锁定SCR的示例电路配置。图2A示出根据一个实施例的使用独立的达灵顿对(Darlingtonpair)以提供改进SCR活动和可变保持电压的SCR的示例电路。图2B和2C示出根据一个实施例的使用独立的达灵顿对以提供改进SCR活动和可变保持电压的集成半导体结构的示例横截面图。图3示出根据一个实施例的使用具有独立双极组件的SCR的示例实施电路。具体实施方式为了实现本主题的不同特征，下面的描述中提供了许多不同实施例或示例。这些描述仅仅是为了说明目的，并不限制本专利技术的范围。转到图1A，示出根据一个实施例的使用独立双极组件的SCR的示例电路配置100。电路100包括PNP晶体管105和NPN晶体管115。晶体管105的发射极与晶体管105的基极通过在节点110和120之间的电阻器R1耦合，并且该发射极在接触点PAD处可使用。电阻器R1能够是任何值以为晶体管105的基极提供适当的偏置(例如100欧姆等)。相似的，晶体管115的发射极与晶体管115的基极通过在节点125和130之间的电阻器R2耦合，并且该发射极在接触点OUT处可使用。可以选择电阻器R2为晶体管115提供适当的偏置。在示例实施例中，晶体管115的基极与晶体管105的集电极通过金属连接耦合。所示的独立双极的SCR电路允许独立优化组成的NPN和PNP。通常，相比于NPN，PNP的增益在较低电流密度下开始减小，因此，PNP晶体管的结构可以设计的比NPN晶体管大以获得最佳设计。在NPN增益低的过程中，相同技术可以用来提升NPN的增益。由于集成的SCR设计，在集成的结构中改变各晶体管的尺寸是不可能的。参考图1B，示出根据一个实施例的独立双极SCR电路100的半导体结构135的示例横截面图。结构135代表在P型衬底140上的PNP晶体管105和NPN晶体管115。晶体管105包括N型隔离层145，该N型隔离层145利用重掺杂P型层150(例如P+型层)扩散，这形成了晶体管105的集电极。轻掺杂P层152放置在重掺杂P型层150上面，使得PNP在高电压下运行。重掺杂N型层155放置在轻掺杂P层150上面并形成晶体管105的基极。P+层放置在N型层155上面并形成晶体管105的发射极160。通常，重掺杂层具有的导电载流子(电子或空穴)浓度大于1018/cm3，轻/规则掺杂层具有的载流子浓度(电子或空穴)在1016/cm3到1018/cm3之间。因此，N+层将具有大于1018/cm3的电子浓度，而相似地，P+层将具有大于1018/cm3的空穴浓度。相似地，NPN晶体管115是这样形成的：使用N型隔离层170形成晶体管115的集电极，轻掺杂N层172放置在N型层170上面，重掺杂的P型层180放置在轻掺杂N层172上面形成晶体管115的基极，并且N+层放置在P型层180上面形成晶体管115的发射极。N型层145和170可以是具有浅沟槽隔离的相同的层，以在同一个衬底140上形成不同晶体管结构。为了形本文档来自技高网...

【技术保护点】
一种半导体装置，包括：衬底；第一N型层，其放置在所述衬底上；在所述第一N型层中形成的第一P型层，所述第一P型层具有第一双极晶体管的集电极；放置在所述第一P型层上方的第一N+型层，所述第一N+型层形成所述第一双极晶体管的基极；放置在所述第一N+型层上的第一P+型层，所述第一P+型层形成所述第一双极晶体管的发射极；放置在所述衬底中的第二N型层，所述第二N型层通过浅沟槽隔离与所述第一N型层隔离，所述第二N型层具有第二双极晶体管的集电极；放置在所述第二N型层上的第二P+型层，所述第二P+型层形成所述第二双极晶体管的基极；以及放置在所述第二P+型层上的第二N+型层，所述第二N+型层形成所述第二双极晶体管的发射极。

【技术特征摘要】
2016.08.01 US 15/224,9461.一种半导体装置，包括：衬底；第一N型层，其放置在所述衬底上；在所述第一N型层中形成的第一P型层，所述第一P型层具有第一双极晶体管的集电极；放置在所述第一P型层上方的第一N+型层，所述第一N+型层形成所述第一双极晶体管的基极；放置在所述第一N+型层上的第一P+型层，所述第一P+型层形成所述第一双极晶体管的发射极；放置在所述衬底中的第二N型层，所述第二N型层通过浅沟槽隔离与所述第一N型层隔离，所述第二N型层具有第二双极晶体管的集电极；放置在所述第二N型层上的第二P+型层，所述第二P+型层形成所述第二双极晶体管的基极；以及放置在所述第二P+型层上的第二N+型层，所述第二N+型层形成所述第二双极晶体管的发射极。2.根据权利要求1所述的半导体装置，其中，所述第一N型层和所述第二N型层集成为在所述衬底中放置的单个N型层。3.根据权利要求1所述的半导体装置，其中，所述第一P型层是P+型层，且所述半导体装置进一步包括：轻掺杂P型层，其放置在所述第一P型层上且在所述第一N+型层下；以及轻掺杂N型层，其放置在所述第二N型层上且在所述第二P+型层下。4.根据权利要求1所述的半导体装置，其中，所述第一双极晶体管的所述发射极与第一接触焊盘耦合并进一步通过第一电阻元件与所述第一双极晶体管的所述基极和所述第二晶体管的集电极耦合。5.根据权利要求4所述的半导体装置，其中所述第一双极晶体管的所述基极和所述第二双极晶体管的所述集电极耦合，所述第一双极晶体管的所述集电极和所述第二双极晶体管的所述基极耦合，并进一步通过第二电阻元件与第二接触焊盘和所述第二双极晶体管的所述发射极耦合。6.根据权利要求5所述的半导体装置，其中，所述第一电阻元件和所述第二电阻元件是100欧姆的电阻器。7.一种静电放电装置，包括：衬底；第一N型层，其放置在所述衬底中；第一P型层，其形成在所述第一N型层中；第一N+型层，其放置在所述第一P型层上；第一P+型层，其放置在所述第一N+型层上；放置在所述衬底中的第二N型层，所述第二N型层通过浅沟槽隔离与所述第一N型层隔离；第二P+型层，其放置在所述第二N型层上；第二N+型层，其放置在所述第二P+型层上；第一双极晶体管，具有：发射极，其在所述第一P+型层中；基极，其在所述第一N+型层中；以及集电极，其在所述第一P型层中；以及第二双极晶体管，具有：发射极，其在所述第二N+型层中；基极，其在所述第二P+层中；以及集电极，其在所述第二N型层中。8.根据权利要求7所述的静电放电装置，其中，所述第一N型层和所述第二N型层集成为在所述衬底中放置的单个N型层。9.根据权利要求7所述的静电放电装置，其中，所述第一P型层是P+型层，并且所述半导体装置进一步包括：轻掺杂P型层，其放置在所述第一P型层上且在所述第一N+型层下；以及轻掺杂N型层，其放置在所述第二N型层上且在所述第二P+型层下。10.根据权利要求7所述的静电放电装置，其中，所述第一双极晶体管的所述发射极与第一接触焊盘耦合并进一步通过第一电阻元件与所述第一双极晶体管的所述基极和所述第二晶体管的集电极耦合。11.根据权利要求10所述的静电放电装置，其中所述第一双极晶体管的所述基极与所述第二双极晶体管的所述集电极耦合，所述第一双极晶体管的所述集电极与所述第二双极晶体管的所述基极耦合并进一步通过第二电阻元件与第二接触焊盘和所述第二双极晶体管的所述发射极耦合。12.根据权利要求11所述的静电放电装置，其中，所述第一电阻元件和所述第二电阻元件是100欧姆的电阻器...

【专利技术属性】
技术研发人员：A·C·艾帕斯瓦梅，F·法比兹，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US