一种NOR型浮栅存储器制造技术

本实用新型专利技术实施例提供了一种NOR型浮栅存储器，包括：衬底；形成在衬底表面的源极、漏极与沟道区，源极和漏极分别位于沟道区的两侧；形成在沟道区上方的隧穿氧化层和浮栅；形成在浮栅侧壁的侧壁绝缘层；形成在源极和所述漏极上方的隔离绝缘层；浮栅高于所述侧壁绝缘层和所述隔离绝缘层；形成在隔离绝缘层、侧壁绝缘层和浮栅的上方的层间绝缘层；形成在层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；源极和漏极复用为位线。本实用新型专利技术实施例提供了一种NOR浮栅存储器，将源极和漏极复用为位线，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。

A type of NOR type floating gate memory

The embodiment of the utility model provides a NOR type floating gate memory includes: a substrate; forming on the substrate surface of the source electrode and the drain electrode and the channel region, the source and drain electrodes are located on both sides of the channel region; forming through the oxide layer and the floating gate over the channel region to form a side tunnel; the wall in the side wall of the floating gate insulating layer; forming a drain electrode over the insulating layer in the isolation of the source and the floating gate; above the side wall of the insulating layer and the isolation layer, the insulating layer; forming a sidewall insulating layer above the floating gate and the interlayer insulating layer is formed on the insulating insulation in isolation; the control gate layer on the interlayer; formed in the word line above the control gate; source and drain line for reuse. The embodiment of the utility model provides a NOR floating gate memory, which replaces the source and drain poles into bit lines, simplifies the structure of the device, increases the area of the control gate, reduces the size of each storage cell, and reduces the resistance of the source and drain.

【技术实现步骤摘要】
一种NOR型浮栅存储器
本技术涉及半导体制造
，尤其设计一种NOR型浮栅存储器。
技术介绍
NOR型浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。但随着微电子技术的发展，NOR型浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。现有NOR型浮栅结构，每个存储单元至少需要包含一个从有源区到位线金属连接层的金属接触孔，源极和漏极的电阻过大，对器件性能造成不好的影响。
技术实现思路
有鉴于此，本技术实施例提供了一种NOR浮栅存储器，去除了传统结构中有源区到位线的接触孔，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。本技术实施例提供了一种NOR型浮栅存储器，包括：衬底；形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；形成在所述沟道区上方的隧穿氧化层和浮栅；形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅的上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；所述源极和所述漏极复用为位线。可选地，所述层间绝缘层的介电常数大于或等于9。可选地，所述层间绝缘层的材料为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种。可选地，所述层间绝缘层的厚度范围为小于等于本技术实施例提供了一种NOR型浮栅存储器，通过将源极和漏极复用为位线(BitLine，BL)，去除了传统结构中有源区到位线的接触孔，简化了器件结构，并且增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。附图说明通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将变得更明显。图1a为本技术实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图；图2为本技术实施例二提供一种NOR型浮栅存储器制备方法的流程示意图；图3a-图3o为本技术实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。实施例一图1a为本技术实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图。参见图1b，本技术实施例提供了一种NOR型浮栅存储器，该NOR型浮栅存储包括：衬底10；形成在衬10底表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在沟道区13上方的隧穿氧化层14和浮栅15；形成在浮栅15侧壁的侧壁绝缘层16；形成在源极11和漏极12上方的隔离绝缘层17；浮栅15高于侧壁绝缘层16和隔离绝缘层17；形成在隔离绝缘层17、侧壁绝缘层16和浮栅的上方的层间绝缘层18；形成在层间绝缘层18上方的控制栅19；形成在控制栅19上方的字线20；源极11和漏极12复用为位线。现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本技术实施例提供了一种NOR型浮栅存储器，通过将源极11和漏极12复用为位线(BitLine，BL)，去除了传统结构中源极11和漏极12到位线的接触孔，简化了器件结构，并且浮栅15高于侧壁绝缘层16和隔离绝缘层17，增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。参见图1a，本技术提供了一种NOR型浮栅存储器，可以看到该NOR型浮栅存储器包括多个字线20和多个间隔绝缘层21。间隔绝缘层21的设置是为了保护裸露的源极11和漏极12。参见图1c，是图1a中B-B方向的剖面图，从图中可以看到，衬底10；形成在衬底10表面的源极11或者漏极12，形成在源极11或者漏极12上方的隔离绝缘层17和间隔绝缘层21；形成在隔离绝缘层17上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅的19上方的字线20。参见图1d，从图中可以看到，形成在衬底10表面的沟道区13，形成在沟道区13上方的隧穿氧化层14、浮栅15和间隔绝缘层21；形成在浮栅15上方的层间绝缘层18；形成在层间绝缘层18的上方的控制栅19；形成在控制栅19上方的字线20。参见图1e，图1e为图1a中D-D方向的剖面图，从图中可以看到，衬底10，形成在衬底10表面的源极11、漏极12与沟道区13，源极11和漏极12分别位于沟道区13的两侧；形成在源极11、漏极12与沟道区13上方的间隔绝缘层21。参见图1a，图1b，图1c和图1d，本技术实施例示例性地示出了两行四列的NOR型存储器，包括8个存储单元的结构，其中每一个存储单元由字线和位线垂直确定。参见图1a中的区域30，一个存储单元的平面示意图，示例性地，L1的长度为50nm，L2的长度为110nm，L3的长度为25nm，L4的长度为30nm，每一个存储单元30的平面尺寸0.017um2。可选地，在上述技术方案的基础上，层间绝缘层18的介电常数大于或等于9。高介电常数材料对比常规介电常数材料，在缩小同样的物理厚度情况下，可以获得更大的电容密度。从另一个角度说，在需要获得相同电容密度的情况下，高介电常数材料可以维持更大的膜厚，相应的膜的漏电级别也就会较低。在NOR型浮栅存储器中，浮栅15和控制栅19之间采用介电常数大于或等于9的层间绝缘层18，可以满足目前对存储器件的微缩需求，使得各个存储单元都有相应的物理缩小尺寸，但电性能尽量保持。可选地，层间绝缘层18的材料可以为钽基氧化物薄膜、铝基氧化物薄膜、铪基氧化物薄膜以及锆基氧化物薄膜中的任意一种，需要说明的是，并不仅限于这些材料。可选地，在上述技术方案的基础上，层间绝缘层18的厚度范围为小于或等于实施例二图2为本技术实施例二提供的一种NOR型浮栅存储器的制备方法的流程示意图；图3a-图3o为本技术实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。基于同一构思技术，本技术实施例提供了一种NOR型浮栅存储器的制备方法，以图1a、图1b、图1c和图1d示出的NOR浮栅存储器为例，参见图2，NOR浮栅存储器的制备方法包括如下步骤：步骤110、提供衬底；参见图3a，提供衬底10，提供衬底10，衬底10的材料选取示例性地可以为硅、氮化镓砷化镓等半导体材料。其导电类型可以为P型，也可以为N型。步骤120、在衬底表面形成源极、漏极本文档来自技高网...

【技术保护点】
一种NOR型浮栅存储器，其特征在于，包括：衬底；形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；形成在所述沟道区上方的隧穿氧化层和浮栅；形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅的上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；所述源极和所述漏极复用为位线。

【技术特征摘要】
1.一种NOR型浮栅存储器，其特征在于，包括：衬底；形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述沟道区的两侧；形成在所述沟道区上方的隧穿氧化层和浮栅；形成在所述浮栅侧壁的侧壁绝缘层；形成在所述源极和所述漏极上方的隔离绝缘层；所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层；形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅的上方的层间绝缘层；形成在所述层间绝缘层上方的控制栅；形成...

【专利技术属性】
技术研发人员：冯骏，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：新型
国别省市：北京,11