在锁相环路中使用参考时钟抖动来降低突波制造技术

本申请案涉及在锁相环路中使用参考时钟抖动来降低突波。本发明专利技术的实施例提供锁相环路(100)。可控制振荡器(102)产生射频RF信号(120)。除法器(108)经配置以通过将所述RF信号除以除法因子(114)而产生经除分RF信号。相位检测电路(106)经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号。抖动模块(110)经配置以产生所述经抖动参考信号(113)及所述除法因子(114)，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的目标频率之间的比率匹配。

Using the reference clock jitter to reduce the sudden wave in the phase locked loop

This application involves reducing the sudden wave by using a reference clock jitter in a phase-locked loop. The embodiment of the present invention provides a phase-locked loop (100). The control oscillator (102) generates a radio frequency RF signal (120). The divider (108) configured to the RF signal by division factor (114) caused by removing the RF signal. The phase detection circuit (106) is configured to receive a jitter reference signal and the removed RF signal and produce a phase error signal for controlling the oscillator. Jitter module (110) configured to generate the jitter of the reference signal (113) and the division factor (114), wherein the jitter has reference signal from multiple frequency jitter random selection change frequency, and the ratio between the target frequency division factor by the choice with each synchronization set the dither frequency and the RF signal matching.

【技术实现步骤摘要】
在锁相环路中使用参考时钟抖动来降低突波
本专利技术一般来说涉及使用锁相环路来合成频率信号，且特定来说涉及使用参考时钟抖动来降低突波。
技术介绍
数字无线电最近允许以紧凑得多的数字电路替换消耗空间的模拟RF电路，借此促成将设计迅速地转为更先进的光刻技术的能力。德州仪器公司(TexasInstruments,TI)以其数字RF处理器(DRPTM)架构证明了此概念，所述DRPTM架构已成功实施于其蓝牙BRF6xxx收发器的生产版本以及其它芯片中。DRP实施方案与蜂窝
中朝向RF-CMOS的进行中的趋势一致，这使其在功率消耗、成本及多个无线电器件的集成方面有吸引力。锁相环路(PLL)振荡器是射频(RF)通信系统的设计中的关键组件。
技术实现思路
本专利技术的一个实施例提供一种包括锁相环路(PLL)的数字系统，其中所述PLL包括：可控制振荡器，其用于产生具有目标频率的射频(RF)信号；除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以除法因子而产生经除分RF信号；相位检测电路，其经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号；及抖动模块，其经配置以接收具有固定频率FREF的参考信号，所述抖动模块可操作以产生所述经抖动参考信号及所述除法因子，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。本专利技术的另一实施例提供一种用于操作锁相环路(PLL)的方法，所述方法包括：产生具有频率FREF的参考时钟；产生具有目标频率的可调整射频(RF)信号；使所述参考时钟抖动以产生具有从多个抖动频率选择的随机改变频率的经抖动参考时钟；选择除法因子以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配；将所述RF信号除以所述选定除法因子以产生经除分RF信号；检测所述经抖动参考时钟与所述经除分RF信号之间的相位误差；及调整所述可调整RF信号以使所述相位误差最小化。本专利技术的另一实施例提供一种集成电路，其包括：锁相环路(PLL)，其中所述PLL包含：可控制振荡器，其用于产生具有目标频率的射频(RF)信号；控制环路，其可控制地耦合到所述可控制振荡器；及抖动模块，其具有耦合到所述控制环路的经抖动参考信号输出及除法因子输出，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。附图说明现将仅以实例的方式且参考附图描述根据本专利技术的特定实施例：图1是包含抖动电路的实例性锁相环路的框图；图2及3是具有及不具有抖动的不同PLL中的相位噪声的曲线图；图4是图1的抖动模块的更详细框图；图5是图1的抖动模块的替代实施例；图6是图解说明实例性PLL的操作的流程图；及图7是数字无线电收发器内的具有PLL的实施例的实例性数字系统的框图。具体实施方式PLL(锁相环路)是从单个参考频率产生多个频率的普遍方式。在射频(RF)通信中，通常使用PLL来从在数十MHz的范围中操作的基于单晶(XTAL)的频率参考电路产生RF频率(高达数GHz)。通常，由RF信号除法器除分RF振荡器输出且与来自XTAL参考电路的参考时钟进行比较。比较器接着产生误差信号，所述误差信号由环路滤波器滤波，且经滤波信号用于以使所述误差信号最小化的方式控制高频振荡器。PLL的一般操作是众所周知的且不必在本文中详细地描述。举例来说，标题为“插入式全数字锁相环路(InterpolativeAll-digitalPhaseLockedLoop)”的美国专利8,045,670中描述围绕响应于数字调谐字(OTW)而调谐的数控振荡器(DCO)构建的全数字频率合成器架构，所述专利以引用的方式并入本文中。插入式全数字锁相环路(iADPLL)是全数字PLL(ADPLL)频率合成器的经增强版本，标题为“II型全数字锁相环路(PLL)(Type-IIalldigitalphaselockedloop(PLL))”的美国专利7,145,399中描述所述ADPLL频率合成器，所述专利以引用的方式并入本文中。频率合成器的共同问题是以寄生方式产生的突波及/或音调。这些突波/音调有许多来源，但非常常见且变成问题的一个来源是参考时钟。参考时钟可导致在环路带宽(处于为参考频率的分率的频率)内及在处于参考时钟频率的倍数的环路带宽之外两者的突波/音调。这些突波/音调可导致针对通信及法规遵循两者的问题。为了降低突波通常需要重大工作来满足设计要求。本专利技术的实施例包含锁相环路，其中抖动模块提供对参考时钟的伪随机抖动以及对由RF信号除法器使用的除法器比率的对应改变，如下文将更详细地解释。图1是包含抖动电路110的实例性锁相环路100的框图，所述抖动电路耦合到参考时钟电路111且耦合到除法器108。PLL100的主要环路包含产生具有目标频率的RF时钟信号120的可控制振荡器102。相位检测电路106对经抖动参考时钟113操作以提供数字相位误差样本，其指示所述经抖动参考时钟与由除法器108提供的RF时钟的经除分版本之间的相位差。环路滤波器104将相位误差信号滤波。控制逻辑接着以将相位误差信号降低到最小的方式来调整振荡器102的操作。如上文所提及，主要PLL环路的基本操作是众所周知的。本专利技术的实施例可使经抖动参考时钟113频率在随机或伪随机序列中变化且同时使除法器108所使用的除法因子114变化。除法因子是由可变振荡器102产生的RF信号120的目标频率与由相位检测器106使用的经抖动参考频率113之间的比率。以此方式，可能通过降低突波峰值的水平而大幅度地分裂突波/音调。稳定振荡器电路111产生提供到抖动模块110的参考频率(FREF)信号112。如上文所提及，稳定振荡器111可为基于晶体的，或基于其它已知或稍后开发的技术。抖动模块110提供对参考时钟的随机或伪随机抖动以形成经抖动参考(DREF)时钟113以及对除法器比率114的对应改变。使用抖动来分裂控制环路中的音调是众所周知的技术。通常，抖动是通过向控制环路中的所测量信号添加随机信号(噪声)而进行。这可在分裂控制环路中的音调时是有效的，但其还增加系统中的总体噪声。在传统抖动方案中，总体噪声通常被增加3dB。向环路添加随机噪声对降低处于N*FREF的突波来说作用很小。并且，从参考时钟耦合到其它系统信号(例如电力供应器)将不受向环路添加较多噪声的影响。本专利技术的实施例不向环路添加噪声以分裂音调，而是替代地通过形成不断改变的环路而工作。本专利技术的实施例可在不需要向系统添加噪声的情况下通过以随机方式或以伪随机方式改变环路参数而实施抖动。本专利技术的实施例动态地改变环路，以使其基本上不可能使音调存在于不断改变的环路环境内。本专利技术的实施例还可降低环路带宽之外的音调(参考频率的倍数)，这是常规抖动方案不能解决的问题。图2是使用基于噪声的抖动的实例性现有技术系统中的相位噪声的曲线图。理想振荡器将产生纯正弦波。在频域中，这将表示为处于振荡器的频率的单一对狄拉克δ函数(Diracdeltafunction)(正与负共轭数)，即，所有信号的功率均处于单一频率。所本文档来自技高网...

【技术保护点】
一种包括锁相环路PLL的数字系统，其中所述PLL包括：可控制振荡器，其用于产生具有目标频率的射频RF信号；除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以除法因子而产生经除分RF信号；相位检测电路，其经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号；及抖动模块，其经配置以接收具有固定频率FREF的参考信号，所述抖动模块可操作以产生所述经抖动参考信号及所述除法因子，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。

【技术特征摘要】
2016.07.19 US 15/213,5741.一种包括锁相环路PLL的数字系统，其中所述PLL包括：可控制振荡器，其用于产生具有目标频率的射频RF信号；除法器，其经耦合以接收所述RF信号，所述除法器经配置以通过将所述RF信号除以除法因子而产生经除分RF信号；相位检测电路，其经配置以接收经抖动参考信号及所述经除分RF信号且产生用于控制所述振荡器的相位误差信号；及抖动模块，其经配置以接收具有固定频率FREF的参考信号，所述抖动模块可操作以产生所述经抖动参考信号及所述除法因子，其中所述经抖动参考信号具有从多个抖动频率选择的随机改变频率，且其中所述除法因子经同步选择以与每一选定抖动频率与所述RF信号的所述目标频率之间的比率匹配。2.根据权利要求1所述的数字系统，其中所述抖动模块包含：选择电路，其经配置以从至少两个经定义抖动值随机地选择计数值C；及计数电路，其可操作以计数所述参考信号的每一周期且在所述参考信号的每C个周期产生所述经抖动参考信号的一个周期。3.根据权利要求2所述的数字系统，其进一步包含伪随机数PRN产生器，其中所述PRN产生器的位信号经耦合以控制所述选择电路。4.根据权利要求2所述的数字系统，其中所述选择电路以小于1微秒的平均时间速率进行切换。5.根据权利要求2所述的数字系统，其进一步包含：存储装置，其用于保存至少两个除法因子值；及选择逻辑，其经配置以选择对应于每一选定计数值的除法因子。6.根据权利要求1所述的数字系统，其中所述除法器包含计数器，所述计数器经配置以通过计数由所述除法因子定义的所述RF信号的周期的数目而除分所述RF信号。7.根据权利要求1所述的数字系统，其中所述抖动模块包含：至少两个除法器，其经配置以除分所述参考信号以形成至少两个经除分参考信号；及选择电路，其经配置以随机地选择所述至少两个经除分参考信号中的任一者以形成所述经抖动参考信号。8.根据权利要求7所述的数字系统，其进一步包含伪随机数PRN产生器，其中所述PRN产生器的位信号经耦合以控制所述选择电路。9.根据权利要求7所述的数字系统，其中所述选择电路以小于1微秒的平均时间速率进行切换。10.根据权利要求7所述的数字系统，其进一步包含：存储装置，其用于保存至少两个除法因子值；及选择逻辑，其经配置以选择对应于每一选定经除分参考信...

【专利技术属性】
技术研发人员：M·穆厄，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US