一种基于FPGA的EBR1553总线协议实现装置制造方法及图纸

本发明专利技术公开了一种基于FPGA的EBR1553总线协议实现装置。其包括主机接口模块、BM记录模块、调度模块、消息发送控制模块、消息处理模块、逻辑集线控制模块、编码模块和解码模块。这些模块完全通过FPGA内部逻辑来实现EBR1553规定的BC、31个RT和BM功能且可综合的协议栈。通过上述方式，本发明专利技术能够使用FPGA实现多功能EBR1553协议栈，以降低仿真和测试的成本和复杂度。

A EBR1553 bus protocol implementation device based on FPGA

The invention discloses a EBR1553 bus protocol implementation device based on FPGA. It includes a host interface module, BM recording module, scheduling module, message control module, message processing module, logic control module, line encoding module and decoding module. These modules fully implement the EBR1553's BC, 31 RT and BM functions and a comprehensive protocol stack through the internal logic of the FPGA. In this way, the invention can implement a multi-functional EBR1553 protocol stack using FPGA to reduce the cost and complexity of simulation and test.

【技术实现步骤摘要】
一种基于FPGA的EBR1553总线协议实现装置
本专利技术涉及总线通信、仿真和测试
，特别是涉及一种基于FPGA的EBR1553总线协议实现装置。
技术介绍
为了适应航空电子复杂度增加、实时性提升、传输速率提高等需求，美国SAE组织在MIL-STD-1553B标准的基础上制定了EBR1553总线协议。该总线协议使用星形拓扑，采用了MIL-STD-1553B消息的子集，同样由BC(总线控制器)、RT(远程终端)和BM(总线监控)组成。目前EBR1553协议栈产品功能均只能实现单功能，即分时实现BC、数量有限的RT和BM中的一种功能。在实际的总线仿真和测试过程中，使用单功能EBR1553协议栈产品则需要按照EBR1553的星形拓扑结构搭建复杂的网络环境，增加了仿真和测试的成本和复杂度，并降低效率。
技术实现思路
本专利技术主要解决的技术问题是提供一种基于FPGA的EBR1553总线协议实现装置，能够使用FPGA实现多功能EBR1553协议栈，以降低仿真和测试的成本和复杂度。为解决上述技术问题，本专利技术采用的一个技术方案是：提供一种基于FPGA的EBR1553总线协议实现装置，包括主机接口模块、BM记录模块、调度模块、消息发送控制模块、消息处理模块、逻辑集线控制模块、编码模块和解码模块；所述编码模块用于将EBR1553消息字由并行通信转换为串行通信，并将所述EBR1553消息字由单极性不归零码转换为单极性曼切斯特码得到数据流，将编码后的数据流通过RT接口向外发送，其中，所述RT接口的数量为31个；所述译码模块用于检测所述编码模块当前处于发送使能状态还是发送禁止状态，在所述编码模块处于发送使能状态时，接收所述编码模块编码后的内部数据流，在所述编码模块处于发送禁止状态时，接收来自RT接口的外部数据流，以及判断所述内部数据流或外部数据流是否为合法的EBR1553消息字，在所述内部数据流或外部数据流为合法的EBR1553消息字时，将所述内部数据流或外部数据流由单极性曼切斯特码转换为单极性不归零码得到EBR1553消息字，并将EBR1553消息字由串行通信转换为并行通信后上传至所述逻辑集线控制模块；所述逻辑集线控制模块用于确定所述消息发送控制模块当前发送的消息字的类型，在当前发送的消息字属于BC消息时，控制所述编码模块将消息字发送至RT接口，在当前发送的消息字属于RT消息时，则根据当前的RT接口映射表发送数据字和状态字至对应RT接口，以及还用于实时监听所述译码模块上传的EBR1553消息字，根据当前的RT接口地址映射表接收对应RT接口的EBR1553消息字，在接收到的EBR1553消息字的命令字或状态字中RT接口地址非法时，则丢弃EBR1553消息字，并在丢弃的一个以上对应RT接口的EBR1553消息字时，将丢弃的EBR1553消息字上传至所述消息处理模块，在接收到的EBR1553消息字的命令字中RT接口地址字段为0时，将命令字中的RT接口地址修改为当前RT接口地址后上传至消息处理模块；所述消息处理模块用于根据当前接收状态机判断当前接收到的EBR1553消息字是否属于8种合法类型的当前需要接收的预设消息字，如果属于预设消息字，则根据预设消息字的类型通知主机接口模块完成待发送消息字更新或向调度模块发送启动发送申请，以及缓存所述逻辑集线控制模块上传的EBR1553消息字，并将缓存的EBR1553消息字上传至BM记录模块；所述调度模块用于接收来自消息处理模块和主机的启动发送申请，并根据所述启动发送申请确定当前需要发送的消息字的类型，当需要发送BC消息时，通过所述主机接口模块将BC消息写入所述消息发送控制模块，并向所述消息发送控制模块发送启动发送命令，当需要发送RT消息时，如果内部的RT使能寄存器中RT地址和子地址处于使能状态，则自动向所述消息发送控制模块发送启动发送命令；所述消息发送控制模块用于缓存来自主机接口模块的BC消息和RT消息，并根据所述启动发送命令通知所述逻辑集线控制模块当前发送的消息为BC消息还是RT消息；所述BM记录模块用于对EBR1553消息字进行打包和缓存，并在打包的EBR1553消息字中增加时标信息和状态信息，并通过所述主机接口模块通知主机读取消息包；所述主机接口模块用于与主机建立通信连接，以使得主机完成消息包的读取和写入。其中，所述逻辑集线控制模块具体用于在当前发送的消息字属于BC消息时，判断所述BC消息发送模式，如果为SPEC发送模式，则控制所述编码模块将消息字发送至所有RT接口，如果为SWITCH发送模式，则查询RT接口映射表后控制所述编码模块将消息字发送至对应的RT接口，如果为LINK发送模式，则查询RT接口映射表，并将消息字中命令字的RT地址字段清0后控制所述编码模块将消息字发送至对应的RT接口。其中，所述编码模块还用于将编码后的数据流进行同步头添加和奇偶校验后通过RT接口向外发送。其中，所述译码模块还用于在得到EBR1553消息字时进行奇偶校验。其中，所述调度模块还用于完成消息响应时间、消息间隔时间和BC消息链表发送的控制。其中，还包括寄存器，所述寄存器用于缓存所述主机向主机接口模块写入的消息包以及需要主机读取的消息包。本专利技术的有益效果是：1.EBR1553协议栈通过FPGA内部逻辑实现，不会使用任何IPcore(IntellectualProperty核)资源，无需移植即可在各品牌的各系列FPGA上直接使用；2.EBR1553协议栈采用VHDL语言设计，使用VHDL编码实现的协议栈功能可任意裁剪增加，方便修改；3.EBR1553可以实现多功能，并且能向下兼容单功能，适用于各种应用场合。附图说明图1是本专利技术实施例的基于FPGA的EBR1553总线协议实现装置的架构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参阅图1，是本专利技术实施例的基于FPGA的EBR1553总线协议实现装置的架构示意图。本实施例的EBR1553总线协议实现装置包括主机接口模块1、BM记录模块2、调度模块3、消息发送控制模块4、消息处理模块5、逻辑集线控制模块6、编码模块7和解码模块8：编码模块7用于将EBR1553消息字由并行通信转换为串行通信，并将EBR1553消息字由单极性不归零码转换为单极性曼切斯特码得到数据流，将编码后的数据流通过RT接口向外发送，其中，RT接口的数量为31个。在本实施例中，编码模块7还用于将编码后的数据流进行同步头添加和奇偶校验后通过RT接口向外发送。译码模块8用于检测编码模块7当前处于发送使能状态还是发送禁止状态，在编码模块7处于发送使能状态时，接收编码模块7编码后的内部数据流，在编码模块7处于发送禁止状态时，接收来自RT接口的外部数据流，以及判断内部数据流或外部数据流是否为合法的EBR1553消息字，在内部数据流或外部数据流为合法的EBR1553消息字时，将内部数据流或外部数据流由单极性曼切斯特码转换为单极性不归零码得到EBR1553消息字，并将EBR1本文档来自技高网...

【技术保护点】
一种基于FPGA的EBR1553总线协议实现装置，其特征在于，包括主机接口模块、BM记录模块、调度模块、消息发送控制模块、消息处理模块、逻辑集线控制模块、编码模块和解码模块；所述编码模块用于将EBR1553消息字由并行通信转换为串行通信，并将所述EBR1553消息字由单极性不归零码转换为单极性曼切斯特码得到数据流，将编码后的数据流通过RT接口向外发送，其中，所述RT接口的数量为31个；所述译码模块用于检测所述编码模块当前处于发送使能状态还是发送禁止状态，在所述编码模块处于发送使能状态时，接收所述编码模块编码后的内部数据流，在所述编码模块处于发送禁止状态时，接收来自RT接口的外部数据流，以及判断所述内部数据流或外部数据流是否为合法的EBR1553消息字，在所述内部数据流或外部数据流为合法的EBR1553消息字时，将所述内部数据流或外部数据流由单极性曼切斯特码转换为单极性不归零码得到EBR1553消息字，并将EBR1553消息字由串行通信转换为并行通信后上传至所述逻辑集线控制模块；所述逻辑集线控制模块用于确定所述消息发送控制模块当前发送的消息字的类型，在当前发送的消息字属于BC消息时，控制所述编码模块将消息字发送至RT接口，在当前发送的消息字属于RT消息时，则根据当前的RT接口映射表发送数据字和状态字至对应RT接口，以及还用于实时监听所述译码模块上传的EBR1553消息字，根据当前的RT接口地址映射表接收对应RT接口的EBR1553消息字，在接收到的EBR1553消息字的命令字或状态字中RT接口地址非法时，则丢弃EBR1553消息字，并在丢弃的一个以上对应RT接口的EBR1553消息字时，将丢弃的EBR1553消息字上传至所述消息处理模块，在接收到的EBR1553消息字的命令字中RT接口地址字段为0时，将命令字中的RT接口地址修改为当前RT接口地址后上传至消息处理模块；所述消息处理模块用于根据当前接收状态机判断当前接收到的EBR1553消息字是否属于8种合法类型的当前需要接收的预设消息字，如果属于预设消息字，则根据预设消息字的类型通知主机接口模块完成待发送消息字更新或向调度模块发送启动发送申请，以及缓存所述逻辑集线控制模块上传的EBR1553消息字，并将缓存的EBR1553消息字上传至BM记录模块；所述调度模块用于接收来自消息处理模块和主机的启动发送申请，并根据所述启动发送申请确定当前需要发送的消息字的类型，当需要发送BC消息时，通过所述主机接口模块将BC消息写入所述消息发送控制模块，并向所述消息发送控制模块发送启动发送命令，当需要发送RT消息时，如果内部的RT使能寄存器中RT地址和子地址处于使能状态，则自动向所述消息发送控制模块发送启动发送命令；所述消息发送控制模块用于缓存来自主机接口模块的BC消息和RT消息，并根据所述启动发送命令通知所述逻辑集线控制模块当前发送的消息为BC消息还是RT消息；所述BM记录模块用于对EBR1553消息字进行打包和缓存，并在打包的EBR1553消息字中增加时标信息和状态信息，并通过所述主机接口模块通知主机读取消息包；所述主机接口模块用于与主机建立通信连接，以使得主机完成消息包的读取和写入。...

【技术特征摘要】
1.一种基于FPGA的EBR1553总线协议实现装置，其特征在于，包括主机接口模块、BM记录模块、调度模块、消息发送控制模块、消息处理模块、逻辑集线控制模块、编码模块和解码模块；所述编码模块用于将EBR1553消息字由并行通信转换为串行通信，并将所述EBR1553消息字由单极性不归零码转换为单极性曼切斯特码得到数据流，将编码后的数据流通过RT接口向外发送，其中，所述RT接口的数量为31个；所述译码模块用于检测所述编码模块当前处于发送使能状态还是发送禁止状态，在所述编码模块处于发送使能状态时，接收所述编码模块编码后的内部数据流，在所述编码模块处于发送禁止状态时，接收来自RT接口的外部数据流，以及判断所述内部数据流或外部数据流是否为合法的EBR1553消息字，在所述内部数据流或外部数据流为合法的EBR1553消息字时，将所述内部数据流或外部数据流由单极性曼切斯特码转换为单极性不归零码得到EBR1553消息字，并将EBR1553消息字由串行通信转换为并行通信后上传至所述逻辑集线控制模块；所述逻辑集线控制模块用于确定所述消息发送控制模块当前发送的消息字的类型，在当前发送的消息字属于BC消息时，控制所述编码模块将消息字发送至RT接口，在当前发送的消息字属于RT消息时，则根据当前的RT接口映射表发送数据字和状态字至对应RT接口，以及还用于实时监听所述译码模块上传的EBR1553消息字，根据当前的RT接口地址映射表接收对应RT接口的EBR1553消息字，在接收到的EBR1553消息字的命令字或状态字中RT接口地址非法时，则丢弃EBR1553消息字，并在丢弃的一个以上对应RT接口的EBR1553消息字时，将丢弃的EBR1553消息字上传至所述消息处理模块，在接收到的EBR1553消息字的命令字中RT接口地址字段为0时，将命令字中的RT接口地址修改为当前RT接口地址后上传至消息处理模块；所述消息处理模块用于根据当前接收状态机判断当前接收到的EBR1553消息字是否属于8种合法类型的当前需要接收的预设消息字，如果属于预设消息字，则根据预设消息字的类型通知主机接口模块完成待发送消息字更新或向调度模块发送启动发送申请，以及缓存所述逻辑集线控制...

【专利技术属性】
技术研发人员：何建樑，陈卓，张泽渺，
申请(专利权)人：成都旋极历通信息技术有限公司，
类型：发明
国别省市：四川,51