一种基于EP4CE115的星载ADS‑B接收系统技术方案

技术编号:17007573 阅读:47 留言:0更新日期:2018-01-11 03:54
本实用新型专利技术涉及一种基于EP4CE115的星载高灵敏度ADS‑B接收系统,包括滤波—放大电路、A/DAD9445驱动电路模数转换电路、FPGA模块、以太网数据传输电路、STM32F4解码电路,滤波—放大电路的输入端与天线连接接收RF_IN信号,输出端连接A/D模数转换电路的驱动电路的输入端,A/D模数转换电路的驱动电路输出端连模数转换主电路U10的VIN+、VIN‑端,模数转换主电路U11连FPGA模块,FPGA模块的IO/LVDS43p、IO/LVDS43n端依次连接解码电路U20的PC12/UART5_TX、PD2/UART5_RX端,通过以太网口传输数据,技术效果是实现对全球航空器的实时监视和对飞行航迹的实时监控,并在24小时内随时回放,为空中交通管制员提供更加精确的监视信息服务。

【技术实现步骤摘要】
一种基于EP4CE115的星载ADS-B接收系统
本技术涉及一种ADS-B接收系统,特别涉及一种基于EP4CE115的星载高灵敏度ADS-B接收系统。
技术介绍
广播式自动相关监视(AutomaticDependentSurveillance–Broadcast,ADS-B)是当前国际民航组织正在推广的一种航行新技术,可将空中交通管制系统的通信、导航、监视能力提升到一个新的高度。机载ADS-B设备将各类机载传感器更新的位置信息、状态信息、身份信息等整合为ADS-B信息帧,并以一定的速率广播,广播范围约为150海里。接收到ADS-B信息帧的地面站可通过解析飞机的位置和状态信息,实现冲突预测与空中交通监视。由于ADS-B系统广播监视信息,因此省去了二次雷达询问与应答的时间,提高了空管监视的效率。当前制约ADS-B系统全球覆盖的关键因素是地面基站的建设,但受地形、覆盖范围及成本限制,推广难度较大。星载ADS-B接收系统凭借3000km的卫星覆盖范围,使ADS-B的全球覆盖成为可能。同时,星载ADS-B系统还可实现对飞行航迹的实时监控,并在24小时内随时回放。2015年11月11日,国际通信组织(InternationalTelecommunicationUnion,ITU)在世界无线电通信会议(WorldRadiocommunicationsConference,WRC)上决定留出一个无线电频点,专供跟踪飞机的卫星通信链路使用。
技术实现思路
鉴于现有技术存在的问题,根据ADS-B接收系统基带处理算法与星载环境的契合度,考虑基带算法在在接收系统基带板上的灵敏度差异,并结合接收天线及放大器,本技术提供一种基于EP4CE115的星载高灵敏度ADS-B接收系统,实现对全球航空器的实时监视,为空中交通管制员提供更加精确的监视信息服务,具体技术方案是,一种基于EP4CE115的星载高灵敏度ADS-B接收系统,包括滤波—放大电路、A/DAD9445驱动电路模数转换电路、FPGA模块、以太网数据传输电路、STM32F4解码电路,其特征在于:滤波—放大电路的输入端与天线连接接收RF_IN信号,输出端连接A/D模数转换电路的驱动电路的输入端传送准确、放大的信号RF_OUT信号,A/D模数转换电路的驱动电路输出端差分信号(RF_VIN+和RF_VIN-)至模数转换主电路U10的VIN+VIN-端,数转换主电路U11的D0O-D15O端依次连接FPGA模块的IO/LVDS58p(DEA_OE)、IO/LVDS58n、IO/LVDS57p、IO/LVDS57n、IO/LVDS56p、IO/LVDS56n、IO/LVDS51n、IO/LVDS55p(DPCLK2CQ1B#)、IO/LVDS55n、IO/VREFB4N1、IO/LVDS54p、IO/LVDS53p、IO/LVDS53n、IO/LVDS52p、IO/LVDS52n、IO/LVDS51p端,FPGA模块的IO/LVDS43p、IO/LVDS43n端依次连接解码电路U20的PC12/UART5_TX、PD2/UART5_RX端通过以太网口作为数据传输通道实现以太网口传输数据;所述的三级滤波—放大电路为一级滤波电路与一级放大电路串接组成一级滤波—放大电路,用三级串联的方式组成三级滤波—放大电路,经过滤波—放大电路后的信号RF_OUT传送到A/D9445模数转换电路的驱动电路,进一步处理;所述的A/D模数转换电路,包括模数转换主电路U10、模数转换差分信号接收电路U11、模数转换供电电路、模数转换模式及功能选择电路P1、P2、P3,模数转换驱动电路的FR_VIN+、FR_VIN-端依次和模数转换主电路U10的VIN+、VIN-端连接;模数转换时钟电路的XTALINPUT端和模数转换主电路U10的CLK+(ENC)端;模数转换电源电路的5.0V端和模数转换主电路U10的AVDD2端连接,模数转换电源电路的VCC端和模数转换主电路U10的AVDD1端连接,模数转换电源电路的DRGND端和模数转换主电路U10的DRGND端连接,其中,主电路U10包括电源输入电路、时钟输入电路、信号输入电路,模数转换差分信号接收电路U11包括供电电路、数据接收电路;模式及功能选择电路,通过跳帽实现,P1是DCSMODE模式选择电路、P2是EPAD功能使能电路、P3是DFS模式选择电路;所述的FPGA主电路,包括UART4_TX和UART_RX串行数据传送部分、CLKIN时钟电路部分以及FPGA电源电路,D0O—D15O16位数据接收部分采用EP4CE115FPGA芯片作为据接收模块和数据传送模块,通过16位并行接口接收由A/D模/数转换电路转换后得到的数字信号,并且重新编码,通过串口发送给STM32F405IET6数据解码模块进行明码解析,FPGA电源电路采用直流5V电源设计,为FPGA和系统其他部分提供稳定电源,通过稳压芯片MP2359和1117-1.2、经过电容滤波后将输入的电压转成稳定的3.3V和1.2V,为整个系统提供电源。CLKIN时钟电路采用有源晶振U4为FPGA提供时钟信号,保证时钟输入稳定和系统高速稳定运行;所述的模数转换电路包括模数转换驱动电路、模数转换时钟电路、模数转换主电路、模数转换电源电路,模数转换驱动电路的FR_VIN+、FR_VIN-端依次和模数转换主电路U10的VIN+、VIN-端连接;模数转换时钟电路的XTALINPUT端和模数转换主电路U10的CLK+(ENC)端;模数转换电源电路的5.0V端和模数转换主电路U10的AVDD2端连接,模数转换电源电路的VCC端和模数转换主电路U10的AVDD1端连接,模数转换电源电路的DRGND端和模数转换主电路U10的DRGND端连接,其中,模数转换驱动电路采用单信号输入,差分信号生成电路产生一对差分信号RF_VIN+和RF_VIN-,模数转换时钟电路包括晶振供电电路提供、电源滤波电路、时钟产生电路,为模数转换电路提供准确的时钟,模数转换电源电路采用三个稳压芯片及旁路电容,将5.0V外接电源转换成VCC、DRVDD、5.0V三个不同的输出电压,为AD9445转换器各个不同的部分提供电源,所述的以太网数据传输电路,采用以太网口作为数据传输通道,包括主电路U26、时钟电路U24、接口电路U27以及其他部分电路,实现以太网口传输数据所述的STM32F4解码电路采用STM32F405IET6单片机作为数据解码模块,实现数据解码、数据传送功能,该电路主要包括电源电路、时钟电路、滤波电路、STM32F405IET6主电路。本技术的技术效果是,实现对全球航空器的实时监视和对飞行航迹的实时监控,并在24小时内随时回放。为空中交通管制员提供更加精确的监视信息服务。附图说明图1是本技术的系统整体架构图;图2是本技术的FPGA主电路图;图3是本技术的主电源电路图;图4是本技术的FPGA时钟电路图;图5是本技术的滤波—放大电路图;图6是本技术的A/D模数转换电路的时钟电路图;图7是本技术的A/D模数转换电路的驱动电路图;图8是本技术的A/D模数转换电路的电源电路图;图9是本技术的A/D模数转换电路的本文档来自技高网...
一种<a href="http://www.xjishu.com/zhuanli/62/201720562495.html" title="一种基于EP4CE115的星载ADS‑B接收系统原文来自X技术">基于EP4CE115的星载ADS‑B接收系统</a>

【技术保护点】
一种基于EP4CE115的星载高灵敏度ADS‑B接收系统,包括滤波—放大电路、A/D模数转换电路、FPGA模块、以太网数据传输电路、STM32F4 解码电路,其特征在于:滤波—放大电路的输入端与天线连接接收RF_IN信号,输出端连接A/D模数转换电路的驱动电路的输入端传送准确、放大的信号RF_OUT信号,A/D模数转换电路的驱动电路输出端差分信号(RF_VIN+和RF_VIN‑)至模数转换主电路U10的VIN+ VIN‑端,数转换主电路U11的D0O‑D15O端依次连接FPGA模块的IO/LVDS58p(DEA_OE)、IO/LVDS58n、IO/LVDS57p、IO/LVDS57n、IO/LVDS56p、IO/LVDS56n、IO/LVDS51n、IO/LVDS55p(DPCLK2CQ1B#)、IO/LVDS55n、IO/VREFB4N1、IO/LVDS54p、IO/LVDS53p、IO/LVDS53n、IO/LVDS52p、IO/LVDS52n、IO/LVDS51p端,FPGA模块的IO/LVDS43p、IO/LVDS43n端依次连接解码电路U20的PC12/UART5_TX、PD2/UART5_RX端通过以太网口作为数据传输通道实现以太网口传输数据;三级滤波—放大电路为一级滤波电路与一级放大电路串接组成一级滤波—放大电路,用三级串联的方式组成三级滤波—放大电路,经过滤波—放大电路后的信号RF_OUT传送到A/D9445模数转换电路的驱动电路,进一步处理;所述的A/D模数转换电路,包括模数转换主电路U10、模数转换差分信号接收电路U11、模数转换供电电路、模数转换模式及功能选择电路P1、P2、P3,其中,主电路U10包括电源输入电路、时钟输入电路、信号输入电路;模数转换差分信号接收电路U11包括供电电路、数据接收电路;模式及功能选择电路,通过跳帽实现,P1是DCS MODE模式选择电路、P2是EPAD功能使能电路、P3是DFS模式选择电路;所述的FPGA主电路,包括UART4_TX和UART_RX串行数据传送部分、CLKIN时钟电路部分以及FPGA电源电路,D0O—D15O16位数据接收部分采用EP4CE115 FPGA芯片作为据接收模块和数据传送模块,通过16位并行接口接收由A/D模/数转换电路转换后得到的数字信号,并且重新编码,通过串口发送给STM32F405IET6数据解码模块进行明码解析,FPGA电源电路采用直流5V电源设计,为FPGA和系统其他部分提供稳定电源,通过稳压芯片MP2359和1117‑1.2、经过电容滤波后将输入的电压转成稳定的3.3V和1.2V,为整个系统提供电源,CLKIN时钟电路采用有源晶振U4为FPGA提供时钟信号,保证时钟输入稳定和系统高速稳定运行;模数转换电路包括模数转换驱动电路、模数转换时钟电路、模数转换主电路、模数转换电源电路,其中,模数转换驱动电路采用单信号输入,差分信号生成电路产生一对差分信号RF_VIN+和RF_VIN‑,模数转换时钟电路包括晶振供电电路提供、电源滤波电路、时钟产生电路,为模数转换电路提供准确的时钟,模数转换电源电路采用三个稳压芯片及旁路电容,将5.0V外接电源转换成VCC、DRVDD、5.0V三个不同的输出电压,为AD9445转换器各个不同的部分提供电源;以太网数据传输电路,采用以太网口作为数据传输通道,包括主电路U26、时钟电路U24、接口电路U27以及其他部分电路,实现以太网口传输数据;解码电路采用单片机作为数据解码模块,实现数据解码、数据传送功能;采用电路双备份,以保证系统的可靠性。...

【技术特征摘要】
1.一种基于EP4CE115的星载高灵敏度ADS-B接收系统,包括滤波—放大电路、A/D模数转换电路、FPGA模块、以太网数据传输电路、STM32F4解码电路,其特征在于:滤波—放大电路的输入端与天线连接接收RF_IN信号,输出端连接A/D模数转换电路的驱动电路的输入端传送准确、放大的信号RF_OUT信号,A/D模数转换电路的驱动电路输出端差分信号(RF_VIN+和RF_VIN-)至模数转换主电路U10的VIN+VIN-端,数转换主电路U11的D0O-D15O端依次连接FPGA模块的IO/LVDS58p(DEA_OE)、IO/LVDS58n、IO/LVDS57p、IO/LVDS57n、IO/LVDS56p、IO/LVDS56n、IO/LVDS51n、IO/LVDS55p(DPCLK2CQ1B#)、IO/LVDS55n、IO/VREFB4N1、IO/LVDS54p、IO/LVDS53p、IO/LVDS53n、IO/LVDS52p、IO/LVDS52n、IO/LVDS51p端,FPGA模块的IO/LVDS43p、IO/LVDS43n端依次连接解码电路U20的PC12/UART5_TX、PD2/UART5_RX端通过以太网口作为数据传输通道实现以太网口传输数据;三级滤波—放大电路为一级滤波电路与一级放大电路串接组成一级滤波—放大电路,用三级串联的方式组成三级滤波—放大电路,经过滤波—放大电路后的信号RF_OUT传送到A/D9445模数转换电路的驱动电路,进一步处理;所述的A/D模数转换电路,包括模数转换主电路U10、模数转换差分信号接收电路U11、模数转换供电电路、模数转换模式及功能选择电路P1、P2、P3,其中,主电路U10包括电源输入电路、时钟输入电路、信号输入电路;模数转换差分...

【专利技术属性】
技术研发人员:张召悦陈洋王小龙王朋张旺
申请(专利权)人:中国民航大学
类型:新型
国别省市:天津,12

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