一种用于SERDES芯片的本地时钟产生方法及电路技术

本发明专利技术提供了一种用于SERDES芯片的本地时钟产生方法及电路，包括：采用SERDES芯片接收外来数据产生稳定的时钟CLK_RX；将时钟CLK_RX输入锁频环的参考时钟CLK_REF，对所述锁频环的输出时钟CLK_OUT进行环路校正，同时将所述输出时钟CLK_OUT与所述锁频环的输入时钟CLK_IN相连；以及，在所述输出时钟CLK_OUT达到稳定的状态后，断开所述时钟CLK_RX与所述锁频环的CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的连接。本发明专利技术无需片外晶振，锁频环仅需要一次校正就可以输出产生稳定的频率。

【技术实现步骤摘要】
一种用于SERDES芯片的本地时钟产生方法及电路
本专利技术涉及集成电路
，具体地，涉及一种用于SERDES芯片的本地时钟产生方法及电路。
技术介绍
随着半导体工艺(尤其CMOS工艺)特征尺寸的不断缩小及集成电路尺寸的不断增大，摩尔定律预测IC的复杂度18个月翻一番，芯片中的时钟模块应用各式各样的频率发生器如FLL等产生想要的时钟提供给各个模块，为了实现准确的频率需要有准确的参考时钟对频率发生器进行校正，片外晶振添加激励能够生成稳定高Q的时钟，所以大多数参考时钟由片外晶振产生，然而选择片外晶振需要牺牲两个pin脚的和一定成本的代价。
技术实现思路
针对现有技术中的缺陷，本专利技术的目的是提供一种在无晶振的SERDES芯片(例如TCON芯片等)环境下产生一个确定的时钟，供SERDES芯片其他模块使用的本地时钟产生方法及电路。根据本专利技术提供的一种用于SERDES芯片的本地时钟产生方法，包括：参考时钟获取步骤：采用SERDES芯片接收外来数据产生稳定的时钟CLK_RX；时钟校正步骤：将时钟CLK_RX输入锁频环的参考时钟CLK_REF，对所述锁频环的输出时钟CLK_OUT进行环路校正，同时将所述锁频环的输出时钟CLK_OUT与所述锁频环的输入时钟CLK_IN相连；以及，在所述输出时钟CLK_OUT达到稳定的状态后，断开所述时钟CLK_RX与所述锁频环的CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的连接。优选的，采用SERDES芯片的RX模块接收外来数据产生稳定的时钟CLK_RX。根据本专利技术提供的一种用于SERDES芯片的本地时钟产生电路，包括SERDES芯片以及锁频环，所述SERDES芯片接收外来数据并输出稳定的时钟CLK_RX，将所述时钟CLK_RX作为参考时钟输入所述锁频环的CLK_REF，对所述锁频环的输出时钟CLK_OUT进行环路校正，同时所述锁频环的输出时钟CLK_OUT连接所述锁频环的输入时钟CLK_IN；在所述输出时钟CLK_OUT达到稳定的状态后，断开所述时钟CLK_RX与所述锁频环的参考时钟CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的连接。优选的，采用SERDES芯片的RX模块接收外来数据产生稳定的时钟CLK_RX。优选的，所述锁频环包括依次连接的频率比较器、积分器以及数控振荡器，所述数控振荡器的输出时钟CLK_OUT与所述频率比较器的输入时钟CLK_IN相连，所述SERDES芯片输出的时钟CLK_RX与所述频率比较器的参考时钟CLK_REF相连。与现有技术相比，本专利技术具有如下的有益效果：1、本专利技术使用的锁频环的参考时钟，由SERDES芯片的RX模块的输出时钟提供，代替了片外晶振的作用，减少了芯片的pin脚，降低了芯片的成本；2、一开始RX模块的输出CLK_RX作为锁频环的参考时钟对锁频环进行环路校正，当校正到要求的范围内后，锁频环断开环路和与RX模块的连接，这样锁频环仅需要一次校正就可以不依赖RX的输出产生稳定的频率。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显：图1为本专利技术的实现框架图；图2为本专利技术锁频环的电路图。具体实施方式下面结合具体实施例对本专利技术进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本专利技术，但不以任何形式限制本专利技术。应当指出的是，对本领域的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干变化和改进。这些都属于本专利技术的保护范围。大多数SERDES芯片的输入DATA都是具有稳定的频率，本实施例以其中的TCON(TimingControl)芯片为例进行说明。如图1所示，本专利技术提供的用于SERDES芯片的本地时钟产生方法及电路包括TCON芯片以及锁频环FLL(FrequencyLockedLoop)，其中FLL的参考时钟由TCON芯片中的接收通道RX给出，具体包括：将外来数据输入到TCON芯片的RX模块，产生稳定的时钟CLK_RX，将时钟CLK_RX接入到FLL的参考时钟CLK_REF，对FLL的输出时钟CLK_OUT进行环路校正；同时将FLL的输出时钟CLK_OUT与FLL的输入时钟CLK_IN相连形成环路。当FLL的输出时钟CLK_OUT达到稳定的状态后，断开时钟CLK_RX与FLL的参考时钟CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的环路，这时输出时钟CLK_OUT就可以输出确定的时钟给TCON芯片的其他模块。图2所示的是采用锁频环FLL的电路图，FLL由频率比较器FREQUENCYCOMPARATOR，积分器INTEGERTOR，及数控振荡器DCO组成，其中DCO的输出时钟CLK_OUT与FREQUENCYCOMPARATOR的输入时钟CLK_IN相连形成环路，当TCON芯片的RX模块输出稳定的时钟CLK_RX给FLL的参考时钟CLK_REF时，环路开始工作，FLL的FREQUENCYCOMPARATOR会对CLK_IN和CLK_REF进行比较，比较方式是在相同时间内分别对CLK_IN和CLK_REF跑过的周期数进行计数，当CLK_IN计数比较多时，说明CLK_IN时钟的频率过快，FREQUENCYCOMPARATOR会输出+1给INTEGERTOR，INTEGERTOR进行积分后输出比上一个状态大的码字给DCO，DCO的频率变慢；当CLK_REF计数比较多时，说明CLK_IN时钟的频率过慢，FREQUENCYCOMPARATOR会输出-1给INTEGERTOR，INTEGERTOR进行积分后输出比上一个状态小的码字使DCO输出频率大的CLK_OUT。CLK_RX和CLK_IN的频率会一直接近直到两个的频率差达到一定范围使FREQUENCYCOMPARATOR分辨不出来大小从而输出0，这时候FLL的便输出稳定的输出时钟CLK_OUT，将FLL与RX模块的连接断开，并将FLL的DCO与FREQUENCYCOMPARATOR的连接断开，FLL的输出频率即DCO的输出频率与DCO的输入相关，由于DCO的输入是个不变的码字，所以FLL的输出时钟CLK_OUT便会输出确定频率的时钟给TCON芯片的其他模块。以上对本专利技术的具体实施例进行了描述。需要理解的是，本专利技术并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本专利技术的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。本文档来自技高网...

【技术保护点】
一种用于SERDES芯片的本地时钟产生方法，其特征在于，包括：参考时钟获取步骤：采用SERDES芯片接收外来数据产生稳定的时钟CLK_RX；时钟校正步骤：将时钟CLK_RX输入锁频环的参考时钟CLK_REF，对所述锁频环的输出时钟CLK_OUT进行环路校正，同时将所述锁频环的输出时钟CLK_OUT与所述锁频环的输入时钟CLK_IN相连；以及，在所述输出时钟CLK_OUT达到稳定的状态后，断开所述时钟CLK_RX与所述锁频环的CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的连接。

【技术特征摘要】
1.一种用于SERDES芯片的本地时钟产生方法，其特征在于，包括：参考时钟获取步骤：采用SERDES芯片接收外来数据产生稳定的时钟CLK_RX；时钟校正步骤：将时钟CLK_RX输入锁频环的参考时钟CLK_REF，对所述锁频环的输出时钟CLK_OUT进行环路校正，同时将所述锁频环的输出时钟CLK_OUT与所述锁频环的输入时钟CLK_IN相连；以及，在所述输出时钟CLK_OUT达到稳定的状态后，断开所述时钟CLK_RX与所述锁频环的CLK_REF的连接，以及断开输出时钟CLK_OUT与输入时钟CLK_IN的连接。2.根据权利要求1所述的用于SERDES芯片的本地时钟产生方法，其特征在于，采用SERDES芯片的RX模块接收外来数据产生稳定的时钟CLK_RX。3.一种用于SERDES芯片的本地时钟产生电路，其特征在于，包括SERDES芯片以及锁频环，所述SERDES芯片接收外来数据并输出稳定的时钟CLK_RX，...

【专利技术属性】
技术研发人员：蒋铮，姚兵兵，马波，栗源，
申请(专利权)人：宏祐图像科技上海有限公司，
类型：发明
国别省市：上海,31