一种芯片级封装结构制造技术

本实用新型专利技术公开了一种芯片级封装结构。所述芯片级封装结构包括：衬底；形成于所述衬底第一表面上的集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层；形成于所述衬底除所述第一表面外的其他表面上的屏蔽金属层，所述屏蔽金属层与所述金属互联层电连接。本实用新型专利技术实施例提供的技术方案，实现了芯片级屏蔽金属层的制备，避免了芯片之间的信号干扰，形成芯片模组后无需再制备模组级屏蔽金属层，达到了简化芯片模组构成工艺的有益效果，此外，芯片模组边缘也无需再设置模组级屏蔽金属层的接地过孔，进而减小了芯片模组的尺寸。

【技术实现步骤摘要】
一种芯片级封装结构
本技术实施例涉及屏蔽结构及其制备技术，尤其涉及一种芯片级封装结构。
技术介绍
屏蔽结构能够避免信号干扰，属于现有电路的常规设置。现有技术中主要的屏蔽结构包括两种，一种是金属屏蔽罩，采用金属形成，能够与电路板上对应设置的屏蔽墙嵌扣，使得屏蔽墙内的芯片以及电子元器件被屏蔽。另一种是芯片模组上使用的屏蔽金属层，采用镀膜工艺形成于芯片模组塑封材料表面，用于屏蔽芯片模组中的各芯片以及电子元器件。上述两种屏蔽结构屏蔽的均为部分电路，包括多个芯片和多个电子元器件，虽然被屏蔽的这部分电路不会受到外部电路信号的影响，但是这部分电路内部的芯片和电子元器件之间还存在相互间的信号干扰。此外，对于芯片模组上使用的屏蔽金属层，由于要在芯片模组外边缘为屏蔽金属层设置接地过孔，导致芯片模组的尺寸变大。
技术实现思路
本技术提供一种芯片级封装结构，以避免芯片之间的信号干扰，减小芯片模组尺寸，简化芯片模组的构成工艺。本技术实施例提供了一种芯片级封装结构，所述芯片级封装结构包括：衬底；形成于所述衬底第一表面上的集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层；形成于所述衬底除所述第一表面外的其他表面上的屏蔽金属层，所述屏蔽金属层与所述金属互联层电连接。本技术实施例提供的芯片级封装结构包括衬底，形成于衬底第一表面上的集成电路，集成电路包括一个或多个电子元器件以及金属互联层，形成于衬底除第一表面外的其他表面上的屏蔽金属层，屏蔽金属层与金属互联层电连接，实现了芯片级屏蔽金属层的制备，避免了芯片之间的信号干扰，形成芯片模组后无需再制备模组级屏蔽金属层，达到了简化芯片模组构成工艺的有益效果，此外，芯片模组边缘也无需再设置模组级屏蔽金属层的接地过孔，进而减小了芯片模组的尺寸。附图说明为了更加清楚地说明本技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本技术所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。图1是本技术实施例提供的一种芯片级封装结构的制备方法的流程示意图；图2是形成多个集成电路后衬底的俯视结构示意图；图3是沿图2中虚线AB的剖面结构示意图；图4a是对衬底进行切割时的剖面结构示意图；图4b是切割衬底后的剖面结构示意图；图5是形成屏蔽金属层后的剖面结构示意图；图6是进行二次切割时的剖面结构示意图；图7是芯片级封装结构的剖面结构示意图。具体实施方式为更进一步阐述本技术为达成预定技术目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本技术提出的一种射频集成电路及其制作方法的具体实施方式、结构、特征及其功效，详细说明如后。本技术实施例提供了一种芯片级封装结构，所述芯片级封装结构包括：衬底；形成于所述衬底第一表面上的集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层；形成于所述衬底除所述第一表面外的其他表面上的屏蔽金属层，所述屏蔽金属层与所述金属互联层电连接。本技术实施例提供的芯片级封装结构包括衬底，形成于衬底第一表面上的集成电路，集成电路包括一个或多个电子元器件以及金属互联层，形成于衬底除第一表面外的其他表面上的屏蔽金属层，屏蔽金属层与金属互联层电连接，实现了芯片级屏蔽金属层的制备，避免了芯片之间的信号干扰，形成芯片模组后无需再制备模组级屏蔽金属层，达到了简化芯片模组构成工艺的有益效果，此外，芯片模组边缘也无需再设置模组级屏蔽金属层的接地过孔，进而减小了芯片模组的尺寸。以上是本申请的核心思想，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本技术保护的范围。在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其他不同于在此描述的其他实施方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示装置器件结构的示意图并非按照一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度以及高度的三维空间尺寸。图1是本技术实施例提供的一种芯片级封装结构的制备方法的流程示意图。本实施例提供的芯片级封装结构的制备方法适用于制备具有芯片级屏蔽金属层的封装结构。具体的，如图1所示，所述芯片级封装结构的制备方法具体包括如下：步骤110、提供一衬底，在所述衬底上形成多个集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层。下面本实施例以衬底是硅衬底为例对芯片级封装结构的制备方法进行说明。图2是形成多个集成电路后衬底的俯视结构示意图。图3是沿图2中虚线AB的剖面结构示意图。如图2和图3所示，提供一衬底10，在衬底10上形成多个集成电路100，集成电路100包括一个或多个电子元器件101以及金属互联层102。示例性的，如图2所示，多个所述集成电路100在所述衬底10上可以呈矩阵排列。需要说明的是，集成电路100中的各电子元器件101尺寸较小，因此每片衬底10上形成的集成电路100数量较多，如图2所示。每个集成电路100经后续工艺处理后对应得到一个芯片级封装结构，示例性的，芯片级封装结构可以为芯片，为更清楚的示意出衬底上多个集成电路100的排布方式，图2的局部放大图把每个集成电路100表示为一个独立的矩形块，而实际生产中相邻集成电路100间并不存在明显的界限，如图3所示。同时参见图2和图3可知，图3示意出了三个相邻的集成电路100，各集成电路100间不存在明显的界限，更接近实际生产中集成电路100的设置情况。此外，继续参见图3，作为集成电路工艺中的一般步骤，多个集成电路100的金属互联层102同时形成。还需要说明的是，图3仅以每个集成电路100包括两个晶体管为例进行说明，并非对集成电路100包括的电子元器件101种类、数量以及位置的限定。在本实施例的其他实施方式中，集成电路100包括的电子元器件101还可以包括除晶体管之外的其他元器件，例如电容或电阻等，电子元器件101的数量以及位置可以根据实际需要由设计人员进行合理的设置。此外，多个集成电路100可以相同，如图3所示；多个集成电路100也可以部分相同或各不相同，本实施例对此不做具体限定。步骤120、在所述衬底远离所述集成电路的一侧切割所述衬底以划分所述多个集成电路，沿所述切割的切割线，露出所述金属互联层靠近所述衬底一侧的部分表面。图4a是对衬底进行切割时的剖面结构示意图。图4b是切割衬底后的剖面结构示意图。如图4a所示，在衬底10远离集成电路100的一侧切割衬底10以划分多个集成电路100。如图4b所示，沿切割的切割线11，露出金属互联层102靠近衬底10一侧的部分表面。需要说明的是，此步骤中的切割仅对衬底10进行切割，采用的切割工本文档来自技高网...

【技术保护点】
一种芯片级封装结构，其特征在于，包括：衬底；形成于所述衬底第一表面上的集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层；形成于所述衬底除所述第一表面外的其他表面上的屏蔽金属层，所述屏蔽金属层与所述金属互联层电连接。

【技术特征摘要】
1.一种芯片级封装结构，其特征在于，包括：衬底；形成于所述衬底第一表面上的集成电路，所述集成电路包括一个或多个电子元器件以及金属互联层；形成于所述衬底除所述第一表面外的其他表面上的屏蔽金属层，所述屏蔽金属层与所述金属互联层电连接。2.根据权利要求1所述的芯片级封装结构，其特征在于，所述衬底包括硅衬底、玻璃衬底、石英衬底以及蓝宝石衬底。3.根据权利要求1所述的芯片级封装结构，其特征在于，所述屏蔽金属层包括至少一层导电金属层。4.根据权利要求3所述的芯片级封装结构，其特征在于，所述屏蔽金属层包括一层导电金属层时，所述屏蔽金属层的材料包括铜。5.根据权利要求3所述的芯片级封装结构，其特征在于，所述屏蔽金属层...

【专利技术属性】
技术研发人员：何军，其他发明人请求不公开姓名，
申请(专利权)人：安徽安努奇科技有限公司，
类型：新型
国别省市：安徽,34