用于生成输出使能信号的控制电路以及相关系统和方法技术方案

公开了用于生成输出使能信号的控制电路。在一个方面，提供了一种控制电路，该控制电路采用组合性逻辑，以使用标准时钟信号、基于该标准时钟信号的反馈时钟信号、以及单数据率(SDR)数据输出流来生成满足定时约束的输出使能信号。该控制电路包括双倍数据率(DDR)转换电路，该DDR转换电路被配置成：基于接收到的SDR输出流来生成DDR输出流。该控制电路包括输出使能电路，该输出使能电路被配置成：接收标准时钟信号、反馈时钟信号和DDR输出流，并生成根据所定义的定时约束来被断言和解除断言的输出使能信号。该控制电路被配置成：生成准确定时的输出使能信号而除了标准时钟信号之外无需快时钟信号。

Control circuits and related systems and methods used to generate output enabled signals

A control circuit for generating an output enabled signal is disclosed. In one aspect, provides a control circuit, the control circuit adopts the combination of logic, in order to use the standard clock signal, based on the standard clock signal and a feedback clock signal, and a single data rate (SDR) data output stream to generate output enable signal timing constraints. The control circuit includes a double data rate (DDR) conversion circuit, which is configured to generate a DDR output stream based on the received SDR output stream. The control circuit includes output enable circuit. The output enable circuit is configured to receive standard clock signal, feedback clock signal and DDR output stream, and generate output enable signal according to the defined timing constraint. The control circuit is configured to generate an accurate timing output to enable the energy signal without a fast clock signal other than the standard clock signal.

【技术实现步骤摘要】
【国外来华专利技术】用于生成输出使能信号的控制电路以及相关系统和方法优先权要求本申请要求于2015年4月14日提交的题为“CONTROLCIRCUITSFORGENERATINGOUTPUTENABLESIGNALS,ANDRELATEDSYSTEMSANDMETHODS(用于生成输出使能信号的控制电路以及相关系统和方法)”的美国专利申请序列号62/147,296的优先权，该美国专利申请通过援引全部纳入于此。本申请还要求于2015年5月15日提交的题为“CONTROLCIRCUITSFORGENERATINGOUTPUTENABLESIGNALS,ANDRELATEDSYSTEMSANDMETHODS(用于生成输出使能信号的控制电路以及相关系统和方法)”的美国专利申请序列号14/713,058的优先权，该美国专利申请通过引用全部纳入于此。背景I.公开领域本公开的技术一般涉及控制电路，尤其涉及生成输出使能信号的控制电路。II.背景电子设备(诸如移动电话和计算机平板)在当代社会中已变得普及以供支持各种日常使用。这些电子设备通常各自包括话筒和扬声器。电子设备中使用的典型的话筒和扬声器具有模拟接口，该模拟接口需要专用的两(2)端口布线来连接每个设备。然而，电子设备可包括多个音频设备，诸如多个话筒和/或扬声器。由此，可能期望允许此类电子设备中的微处理器或其他控制设备能够在公共通信总线上将音频数据传达给多个音频设备。进一步，可能期望提供用于在公共通信总线上向电子设备中的不同音频设备传输与音频信道相关的数字数据的经定义的通信协议。就此而言，联盟已经宣告将SoundWireTM作为用于向与电子设备相关联的不同音频设备传输与音频信道相关的数字数据的通信协议。在SoundWireTM中，一个SoundWireTM主接口允许主电子设备(“主设备”)或通信地耦合到该主电子设备的监视器在公共通信总线上与耦合到SoundWireTM从接口的一个或多个从电子设备(“从设备”)通信。截止至撰写本文时，SoundWireTM的当前版本是修订版1.0，其于2015年3月12日通过的共享点文件服务器而使得对于联盟会员而言是内部可用的。SoundWireTM中的公共通信总线包括两条分开的线：公共数据线(“DATA”)和公共时钟线(“CLK”)。在尝试提供低功耗环境时，SoundWireTM协议采用经修改的非归零反相(“NRZI”)编码方案结合双倍数据率(“DDR”)，其中在CLK上的时钟信号的每次转变之际检查DATA并潜在地驱动DATA。以此方式采用经修改的NRZI编码方案以及DDR需要根据SoundWireTM协议中所定义的定时约束来断言和解除断言DATA。然而，用于以此方式控制DATA的时钟和逻辑电路系统会是功率密集的。因此，控制DATA以满足SoundWireTM协议的定时约束同时还降低对应电路系统的功耗将是有利的。公开概述详细描述中公开的各方面包括用于生成输出使能信号的控制电路以及相关系统和方法。在一个方面，提供了一种控制电路，该控制电路采用组合性逻辑，以仅使用标准时钟信号(例如，慢时钟信号)、基于该标准时钟信号的反馈时钟信号、以及单数据率(SDR)输出流来生成满足所定义的定时约束的输出使能信号。该控制电路包括双倍数据率(DDR)转换电路，其被配置成：基于SDR输出流来生成DDR输出流。进一步，该控制电路包括输出使能电路，其被配置成：接收标准时钟信号、反馈时钟信号、以及由DDR转换电路生成的DDR输出流。该输出使能电路被进一步配置成：生成根据所定义的定时约束来被断言和解除断言的输出使能信号。以此方式，该控制电路被配置成：生成准确定时的输出使能信号而无需快时钟信号，由此避免耗费功率的快时钟电路系统。因此，以此方式生成输出使能信号允许该控制电路向其他电路系统提供准确的输出使能信号，同时与采用标准时钟信号和快时钟信号两者的电路相比降低了功耗。就此而言，在一个方面，公开了一种控制电路。所述控制电路包括DDR转换电路，其被配置成：接收SDR输出流并基于所述SDR输出流来生成DDR输出流。所述控制电路进一步包括输出使能电路。所述输出使能电路被配置成接收标准时钟信号和反馈时钟信号，其中，所述反馈时钟信号基于所述标准时钟信号。所述输出使能电路还被配置成接收由所述DDR转换电路生成的所述DDR输出流。所述输出使能电路被进一步配置成生成输出使能信号，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。在另一方面，公开了一种控制电路。所述控制电路包括：用于接收SDR输出流的装置和用于基于所述SDR输出流来生成DDR输出流的装置。所述控制电路进一步包括：用于接收标准时钟信号的装置和用于接收反馈时钟信号的装置，其中，所述反馈时钟信号基于所述标准时钟信号。所述控制电路进一步包括：用于基于所述标准时钟信号、所述反馈时钟信号、以及所述DDR输出流来生成输出使能信号的装置，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。在另一方面，公开了一种用于提供输出使能信号的方法。所述方法包括：在DDR转换电路处接收SDR输出流，以及用所述DDR转换电路基于所述SDR输出流来生成DDR输出流。所述方法进一步包括：在输出使能电路处接收标准时钟信号，以及在所述输出使能电路处接收反馈时钟信号，其中，所述反馈时钟信号基于所述标准时钟信号。所述方法进一步包括：用所述输出使能电路基于所述标准时钟信号、所述反馈时钟信号、以及所述DDR输出流来生成输出使能信号，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。在另一方面，公开了一种系统。所述系统包括多点多分支通信总线，所述多点多分支通信总线包括数据线和时钟线。所述系统进一步包括主设备，所述主设备经由所述多点多分支通信总线耦合到一个或多个从设备。所述主设备包括：被配置成完成与所述主设备相关联的操作的数字逻辑电路，被配置成与所述多点多分支通信总线对接的总线接口，以及控制电路。所述控制电路包括DDR转换电路，其被配置成：接收SDR输出流并基于所述SDR输出流来生成DDR输出流。所述控制电路进一步包括输出使能电路，其被配置成：接收标准时钟信号和反馈时钟信号，其中，所述反馈时钟信号基于所述标准时钟信号。所述控制电路被进一步配置成：接收由所述DDR转换电路生成的所述DDR输出流并生成输出使能信号，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。附图简述图1是包括耦合到多个从设备的主设备的示例性SoundWireTM系统的框图；图2是示例性SoundWireTM系统中的信号的时序图，其解说了与使得数据输出信号符合SoundWireTM协议相关联的定时约束；图3是将设备的数字逻辑电路耦合到该设备的总线接口的示例性控制电路的框图，其中，该控制电路被配置成根据SoundWireTM协议的定时约束来生成输出使能信号；图4是被配置成根据SoundWireTM协议的定时约束来生成输出使能信号的简化的示例性控制电路的电路图；图5是解说了用于根据SoundWireTM协议的定时约束来生成输出使能信号的示例性过程的流程图；图6是将设备的数字逻辑电路耦合到该设备的总线接口的示例性控制电路的电路图，其中，该控制电路被配置成根据SoundWireTM本文档来自技高网...

【技术保护点】
一种控制电路，包括：双倍数据率(DDR)转换电路，其被配置成：接收单数据率(SDR)输出流；以及基于所述SDR输出流来生成DDR输出流；以及输出使能电路，其被配置成：接收标准时钟信号；接收反馈时钟信号，其中，所述反馈时钟信号基于所述标准时钟信号；接收由所述DDR转换电路生成的所述DDR输出流；以及生成输出使能信号，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。

【技术特征摘要】
【国外来华专利技术】2015.04.14 US 62/147,296;2015.05.15 US 14/713,0581.一种控制电路，包括：双倍数据率(DDR)转换电路，其被配置成：接收单数据率(SDR)输出流；以及基于所述SDR输出流来生成DDR输出流；以及输出使能电路，其被配置成：接收标准时钟信号；接收反馈时钟信号，其中，所述反馈时钟信号基于所述标准时钟信号；接收由所述DDR转换电路生成的所述DDR输出流；以及生成输出使能信号，其中，所述输出使能信号是根据定时约束来被断言和解除断言的。2.如权利要求1所述的控制电路，其特征在于，进一步包括SDR转换电路，所述SDR转换电路被配置成：接收DDR输入流；接收所述反馈时钟信号；基于所述DDR输入流来生成SDR输入流；以及基于所述DDR输入流来生成非归零反相(NRZI)数据信号。3.如权利要求2所述的控制电路，其特征在于，所述SDR转换电路包括：第一触发器，其被配置成：接收所述DDR输入流；以及响应于所述反馈时钟信号而提供SDR低输入流；第二触发器，其被配置成：接收所述DDR输入流；以及响应于所述反馈时钟信号而提供SDR高输入流；以及复用器，其被配置成：接收所述SDR低输入流；接收所述SDR高输入流；以及提供所述NRZI数据信号。4.如权利要求1所述的控制电路，其特征在于，所述控制电路被配置成：响应于由所述输出使能电路生成的所述输出使能信号，藉由总线接口向多点多分支通信总线提供数据信号。5.如权利要求4所述的控制电路，其特征在于，所述多点多分支通信总线包括SoundWireTM通信总线。6.如权利要求1所述的控制电路，其特征在于，所述输出使能电路包括延迟电路，所述延迟电路被配置成：接收所述反馈时钟信号；以及生成经延迟的反馈时钟信号。7.如权利要求6所述的控制电路，其特征在于，所述输出使能电路进一步包括：XNOR门，其被配置成：接收所述经延迟的反馈时钟信号；接收所述标准时钟信号；以及提供短有效信号；以及AND门，其被配置成：接收所述短有效信号；从所述DDR转换电路接收所述DDR输出流；以及提供所述输出使能信号。8.如权利要求1所述的控制电路，其特征在于，所述DDR转换电路被进一步配置成接收所述反馈时钟信号。9.如权利要求8所述的控制电路，其特征在于，所述DDR转换电路包括：第一触发器，其被配置成：接收SDR低输出流；以及响应于所述反馈时钟信号而提供DDR低输出流；第二触发器，其被配置成：接收SDR高输出流；以及响应于所述反馈时钟信号而提供DDR高输出流；以及复用器，其被配置成：接收所述DDR低输出流；接收所述DDR高输出流；以及提供所述DDR输出流。10.如权利要求1所述的控制电路，其特征在于，进一步包括反馈生成电路，所述反馈生成电路包括：第一缓冲器，其被配置成：接收所述标准时钟信号；以及提供经延迟的标准时钟信号；以及第二缓冲器，其被配置成：接收所述经延迟的标准时钟信号；以及提供所述反馈时钟信号。11.如权利要求1所述的控制电路，其特征在于，所述控制电路被配置成与主设备的数字逻辑电路对接。12.如权利要求1所述的控制电路，其特征在于，所述控制电路被配置成与从设备的数字逻辑电路对接。13.如权利要求1所述的控制电路，其特征在于，所述输出使能电路被配置成通过被配置成执行以下操作来生成所述输出使能信号：在不早于所述标准时钟信号的最新近转变之后的tZD时间断言所述输出使能信号；以及在不晚于所述标准时钟信号的所述最新近转变之后的tDZ时间解除断言所述输出使能信号。14.如权利要求1所述的控制电路，其特征在于，所述控制电路被集成到集成电路(IC)中。15.如权利要求1所述的控制电路，其特征在于，所述...

【专利技术属性】
技术研发人员：L·阿马里利奥，M·阿金，A·卡津，L·王，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US