测试、制造和封装半导体器件的方法技术

技术编号:16719211 阅读:71 留言:0更新日期:2017-12-05 17:07
本发明专利技术公开了测试、制造和封装半导体器件的方法。在一些实施例中,测试半导体器件的方法包括提供了具有设置在其上的接触件的集成电路管芯,在集成电路管芯和接触件上方形成绝缘材料,并且在绝缘材料中且在接触件上方形成开口。在开口中且在接触件上方形成共晶材料,并且通过接触设置在接触件上方的共晶材料来电测试集成电路管芯。去除共晶材料。

Methods for testing, manufacturing and encapsulating semiconductor devices

The invention discloses a method for testing, manufacturing and encapsulating semiconductor devices. In some embodiments, the method of testing semiconductor devices includes providing integrated circuit cores with contacts on them, forming insulating materials above the integrated circuit cores and contacts, and forming openings in insulating materials and above contact parts. The eutectic material is formed above the contact and the eutectic material is set on the contact part by contact to test the core of the integrated circuit. Removal of eutectic material.

【技术实现步骤摘要】
测试、制造和封装半导体器件的方法
本专利技术的实施例涉及测试、制造和封装半导体器件的方法。
技术介绍
半导体器件用在诸如个人电脑、手机、数码相机和其他电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层,并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。通常,在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单独的管芯。然后,将单独的管芯分别封装在多芯片模块中,或封装在其他类型的封装件中。半导体产业通过最小部件尺寸的不断减小来持续地改进各个电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成密度,这允许在给定的区域中集成更多的组件。在一些应用中,这些较小的电子组件还需要利用比过去的封装件更少面积的更小的封装件。用于已经开发的半导体器件的较小的封装件的一种类型是晶圆级封装件(WLP),其中集成电路封装在典型地包括再分布层(RDL)或钝化后互连件(PPI)的封装件中,该再分布层或钝化后互连件用于封装件的接触焊盘的扇出引线,从而使得可以将电接触件制造为比集成电路的接触焊盘具有更大的间距。作为实例,WLP通常用于封装要求高速度、高密度和更多的引脚数的集成电路(IC)。
技术实现思路
本专利技术的实施例提供了一种测试半导体器件的方法,所述方法包括:提供集成电路管芯,所述集成电路管芯包括设置在其上的多个接触件;在所述集成电路管芯和所述多个接触件上方形成绝缘材料;在所述绝缘材料中且在所述多个接触件的每个上方形成开口;在所述开口中且在所述多个接触件的每个上方形成共晶材料;通过接触设置在所述多个接触件的每个上方的所述共晶材料来电测试所述集成电路管芯;以及去除所述共晶材料。本专利技术的另一实施例提供了一种制造半导体器件的方法,所述方法包括:提供集成电路管芯,所述集成电路管芯包括设置在其上的多个接触焊盘;在所述集成电路管芯和所述多个接触焊盘上方形成第一绝缘材料;在所述第一绝缘材料中且在所述多个接触焊盘的每个上方形成第一开口;通过所述第一开口在所述多个接触焊盘的每个上方形成导电柱;在所述导电柱和所述第一绝缘材料上方形成第二绝缘材料;在所述第二绝缘材料中且在所述导电柱的每个上方形成第二开口;在所述第二开口中且在所述导电柱的每个上方形成共晶材料;通过探测设置在所述导电柱的每个上方的所述共晶材料来电测试所述集成电路管芯;以及去除所述共晶材料。本专利技术的另一实施例提供了一种封装半导体器件的方法,所述方法包括:提供了包括设置在其上的多个集成电路管芯的晶圆,所述多个集成电路管芯的每个包括设置在集成电路管芯上的多个导电柱;在所述晶圆上方形成绝缘材料;在所述绝缘材料中且在所述多个集成电路管芯的所述多个导电柱的每个上方形成开口;在所述开口中且在所述多个集成电路管芯的所述多个导电柱的每个上方形成共晶材料;通过探测设置在所述多个导电柱的每个上方的所述共晶材料来电测试所述多个集成电路管芯;去除所述共晶材料;分割所述多个集成电路管芯;以及封装通过所述电测试的所述多个集成电路管芯。附图说明当结合附图进行阅读时,从以下详细描述可最佳地理解本专利技术的各个方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增大或减小。图1至图7是根据本专利技术一些实施例示出制造和测试半导体器件的方法的截面图。图8是根据一些实施例示出使用模具在半导体器件的接触件上方形成共晶材料的方法的截面图。图9至图11是根据一些实施例示出使用晶种层和镀工艺在半导体器件的接触件上方形成共晶材料的方法的截面图。图12至图23是根据一些实施例示出封装半导体器件的方法的截面图。图24是根据本专利技术的一些实施例示出测试半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然,这些仅仅是实例,而不旨在限制本专利技术。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且,为了便于描述,在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),并且在此使用的空间相对描述符可以同样地作出相应的解释。本专利技术公开了测试、制造和封装半导体器件的方法。在集成电路管芯的接触件上方形成共晶材料,并且稍后去除共晶材料。在形成共晶材料之前,在集成电路管芯的接触件周围和上方形成绝缘材料。在绝缘材料中形成开口,并且通过开口施加共晶材料。在一些实施例中,绝缘材料中的开口的宽度或直径小于接触件的宽度或直径。在一些实施例中,接触件包括导电柱。在一些实施例中,在形成共晶材料之前形成绝缘材料提供了诸如阻止形成金属间化合物(IMC)和改进接触件的侧壁和绝缘材料之间的附着质量的优势。贯穿各个图和说明性的实施例,类似的参考标号用于表示类似的元件。图1至7是根据本专利技术的一些实施例示出制造和测试半导体器件100的方法在各个阶段处的截面图。首先参照图1,在一些实施例中,提供了集成电路管芯102。例如,集成电路管芯102包括衬底101,该衬底101可包括晶圆。作为实例,衬底101可包括诸如硅衬底、硅碳衬底、硅锗衬底或由其他半导体材料形成的衬底的半导体衬底。集成电路管芯102的衬底101可包括块状衬底、绝缘体上半导体(SOI)衬底或衬底的其他可接受类型。可用p型或n型杂质轻掺杂衬底101。在一些实施例中,衬底101可以包括硅晶圆或半导体材料的另一类型组成的晶圆。例如,在一些实施例中,衬底101可包括通过衬底101的部分(可包括分割区域或划线126(见图7))彼此分离的多个集成电路管芯102区。例如,在衬底101的顶视图中,集成电路管芯102区可包括正方形、矩形或其他形状。集成电路管芯102区可在衬底101上形成为行和列的阵列。例如,数十或数百个集成电路管芯102区可以限定在衬底101上。集成电路管芯102区的其他数目可以以其他布置或配置限定在衬底101上。在集成电路管芯102区的有源电路区中可形成有源电路。例如,在衬底101内或上方且在有源电路区中形成有源电路。例如,在图1示出的图中,有源电路区中的有源电路可以设置在衬底101的上部中。在衬底101的集成电路管芯102区中形成的有源电路可以包括适合于特定应用的任何类型的电路。作为实例,有源电路可以包括一个或多个逻辑器、存储器、处理器或其他类型的器件。作为其他实例,在衬底101的有源电路区内或上形成的有源电路可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件,将这些器件互本文档来自技高网...
测试、制造和封装半导体器件的方法

【技术保护点】
一种测试半导体器件的方法,所述方法包括:提供集成电路管芯,所述集成电路管芯包括设置在其上的多个接触件;在所述集成电路管芯和所述多个接触件上方形成绝缘材料;在所述绝缘材料中且在所述多个接触件的每个上方形成开口;在所述开口中且在所述多个接触件的每个上方形成共晶材料;通过接触设置在所述多个接触件的每个上方的所述共晶材料来电测试所述集成电路管芯;以及去除所述共晶材料。

【技术特征摘要】
2016.05.27 US 15/167,2561.一种测试半导体器件的方法,所述方法包括:提供集成电路管芯,所述集成电路管芯包括设置在其上的多个接触件;在所述集成电路管芯和所述多个...

【专利技术属性】
技术研发人员:黄立贤郑咏守林彦甫苏安治吴伟诚陈锦贤陈宪伟叶德强
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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