一种阵列基板及其制备方法、驱动方法、显示装置制造方法及图纸

本发明专利技术实施例提供一种阵列基板及其制备方法、驱动方法、显示装置，涉及显示技术领域，解决了在晶体管损坏时，像素处于常暗或常亮状态的问题。包括栅线和数据线、以及由栅线和数据线限定的像素单元；还包括与栅线交替排列的辅助电极线；每个像素单元包括：第一晶体管、第二晶体管和像素电极；第一晶体管的栅极与驱动像素单元所在行的栅线电连接，第一极与数据线电连接，第二极与像素电极电连接；第二晶体管的栅极与驱动像素单元所在行的辅助电极线电连接，第一极与数据线电连接，第二极与像素电极电连接；在栅线和与其相邻的一条辅助电极线之间设置有第三晶体管，第三晶体管的栅极与数据线电连接，第一极与栅线电连接，第二极与辅助电极线电连接。

Array substrate and its preparation method, driving method and display device

The embodiment of the invention provides an array substrate, the preparation method, the drive method and the display device, and relates to the display technology field, and solves the problem that the pixel is always in the dark or normally bright state when the transistor is damaged. The pixel unit includes a gate line and a data line and a gate line and the data line is defined; also includes an auxiliary electrode line arranged alternately and the gate lines; each pixel unit comprises a first transistor, a second transistor and the pixel electrode; the gate of the first transistor and the gate drive line is electrically connected with the pixel unit at first, and the data line is electrically connected to the diode connected with the pixel electrode is electrically connected to the auxiliary electrode; the gate of the second transistor pixel unit and driving the line line, the first electrode and the data line are electrically connected, the diode is connected to the pixel electrode; the third transistor is arranged between an auxiliary electrode line in the gate line and the adjacent. The third transistor gate and data lines are electrically connected to the first electrode and the gate line, electrical connection, the second line is electrically connected with the auxiliary electrode.

【技术实现步骤摘要】
一种阵列基板及其制备方法、驱动方法、显示装置
本专利技术涉及显示
，尤其涉及一种阵列基板及其制备方法、驱动方法、显示装置。
技术介绍
传统的薄膜晶体管(ThinFilmTransistor，简称TFT)阵列基板如图1所示，包括多个像素区域(也可以称为亚像素区域)，每个像素区域包括一个晶体管20和一个像素电极10，晶体管20用于控制向像素电极10输入信号，以将像素点亮。然而，在晶体管20损坏的情况下，与该晶体管20相连的像素电极10就会失去控制，使该晶体管20控制的像素处于常暗或常亮状态，成为肉眼可见的暗点，从而严重影响产品品质。
技术实现思路
本专利技术的实施例提供一种阵列基板及其制备方法、驱动方法、显示装置，解决了在晶体管损坏的情况下，该晶体管所控制的像素处于常暗或常亮状态的问题。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，提供一种阵列基板，包括相互交叉的多条栅线和多条数据线、以及由所述多条栅线和所述多条数据线限定的多个像素单元；其特征在于，还包括与所述栅线交替排列的多条辅助电极线；每个像素单元包括：第一晶体管、第二晶体管和像素电极；所述第一晶体管的栅极与驱动所述像素单元所在行的所述栅线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；所述第二晶体管的栅极与驱动所述像素单元所在行的所述辅助电极线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；其中，在所述栅线和与其相邻的一条所述辅助电极线之间设置有第三晶体管，所述第三晶体管的栅极与所述数据线电连接，第一极与所述栅线电连接，第二极与所述辅助电极线电连接。优选的，每条所述栅线和每条所述数据线的交叉位置处均设置有所述第三晶体管。优选的，所述第三晶体管的第一极与驱动所述像素单元所在行的所述辅助电极线电连接，第二极与驱动相邻行像素单元的所述栅线电连接。优选的，所述第三晶体管的第一极与驱动所述像素单元所在行的所述辅助电极线电连接，第二极与驱动所述像素单元所在行的所述栅线电连接。优选的，所述晶体管的半导体图案由非晶硅层和N型掺杂层构成。优选的，所述辅助电极线为公共电极线。第二方面，提供一种显示装置，包括上述的阵列基板。第三方面，提供一种阵列基板的制备方法，包括：在衬底基板上形成第一导电层和第二半导体层；其中，所述第一导电层包括交替排列的多条栅线和多条辅助电极线；所述第二半导体层包括多个第三半导体图案，在所述栅线和与其相邻的一条所述辅助电极线之间形成所述第三半导体图案，且所述第三半导体图案与所述栅线和所述辅助电极线均接触；在衬底基板上形成绝缘层；在衬底基板上形成第一半导体层和第二导电层；其中，所述第一半导体层包括多个第一半导体图案和多个第二半导体图案，所述第一半导体图案位于所述栅线上方，所述第二半导体图案位于所述辅助电极线上方；所述第二导电层包括第一源极、第一漏极、第二源极、第二漏极以及与所述栅线交叉的多条数据线，所述第一源极和所述第一漏极均与所述第一半导体图案接触，所述第二源极和所述第二漏极均与所述第二半导体图案接触，所述数据线位于所述第三半导体图案上方。优选的，所述在衬底基板上形成第一导电层和第二半导体层之前，所述制备方法还包括：在所述衬底基板上形成第三导电层，所述第三导电层包括多个像素电极；其中，所述像素电极与待形成的第一漏极和第二漏极均电连接；或者，在衬底基板上形成第一半导体层和第二导电层之后，所述制备方法还包括：形成所述第三导电层，所述第三导电层包括多个像素电极；其中，所述像素电极均与所述第一漏极和所述第二漏极电连接。优选的，在所述栅线和与其相连的一条所述辅助电极线之间形成所述第三半导体图案包括：在驱动同一行像素单元的栅线和驱动相邻行像素单元的辅助电极线之间形成多个所述第三半导体图案。第四方面，提供一种阵列基板的驱动方法，包括：通过第一晶体管和/或第二晶体管给与所述第一晶体管和所述第二晶体管相连的像素电极输入数据信号。优选的，栅线逐行扫描，通过第一晶体管和/或第二晶体管给与所述第一晶体管和所述第二晶体管相连的像素电极输入数据信号包括：通过所述第一晶体管或所述第二晶体管给与所述第一晶体管和所述第二晶体管相连的像素电极输入数据信号；栅线和与所述栅线相邻的另一栅线同时扫描，通过第一晶体管和/或第二晶体管给与所述第一晶体管和所述第二晶体管相连的像素电极输入数据信号包括：通过第一晶体管和第二晶体管给与所述第一晶体管和所述第二晶体管相连的同一像素电极输入数据信号；其中，所述栅线电压信号大于与该栅线相邻的另一栅线的电压信号，所述栅线的电压信号用于使与该栅线相连的第一晶体管导通，所述与该栅线相邻的另一栅线的电压信号通过第三晶体管用于使第二晶体管导通。本专利技术实施例提供一种阵列基板及其制备方法、驱动方法、显示装置，由于阵列基板的每个像素单元的像素电极分别与第一晶体管和第二晶体管均相连，因而当第一晶体管和第二晶体管的一个处于损坏状态时，可以通过另一个晶体管将像素点亮，避免了像素处于常暗或常亮状态的问题，从而有效减少点类不良，提升产品品质。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术提供一种阵列基板的结构示意图；图2(a)为本专利技术实施例提供的一种阵列基板的结构示意图一；图2(b)为本专利技术实施例提供的一种阵列基板的结构示意图二；图3(a)为本专利技术实施例提供的一种阵列基板的结构示意图三；图3(b)为本专利技术实施例提供的一种阵列基板的结构示意图四；图4为本专利技术实施例提供的一种阵列基板的制备方法的流程示意图；图5为本专利技术实施例提供的一种在衬底基板上形成第一导电层和第二半导体层的结构示意图；图6为本专利技术实施例提供的一种在衬底基板上形成第一导电层、第二半导体层、第一半导体层和第二导电层的结构示意图；图7(a)为图6中AA向剖视示意图；图7(b)为图6中BB向剖视示意图；图8为本专利技术实施例提供的一种在衬底基板上形成第一导电层、第二半导体层和第一半导体层的结构示意图。附图标记:10(101、102)-像素电极；20-晶体管；30-栅线；40-辅助电极线；50-第三半导体图案；60-第一半导体图案；70-第二半导体图案；801-第一源极；802-第一漏极；901-第二源极；902-第二漏极；100-数据线；110-衬底基板；120-绝缘层；T1-第一晶体管；T2-第二晶体管；T3-第三晶体管。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种阵列基板，如图2(a)、图2(b)、图3(a)和图3(b)所示，包括相互交叉的多条栅线(G1、G2……Gn)和多条数据线(D1、D2……Dn)、以及由多条栅线和多条数据线限定的多个像素单元；还包括与栅线交替排列的多条辅助电极线(C1、C2……Cn)本文档来自技高网...

【技术保护点】
一种阵列基板，包括相互交叉的多条栅线和多条数据线、以及由所述多条栅线和所述多条数据线限定的多个像素单元；其特征在于，还包括与所述栅线交替排列的多条辅助电极线；每个像素单元包括：第一晶体管、第二晶体管和像素电极；所述第一晶体管的栅极与驱动所述像素单元所在行的所述栅线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；所述第二晶体管的栅极与驱动所述像素单元所在行的所述辅助电极线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；其中，在所述栅线和与其相邻的一条所述辅助电极线之间设置有第三晶体管，所述第三晶体管的栅极与所述数据线电连接，第一极与所述栅线电连接，第二极与所述辅助电极线电连接。

【技术特征摘要】
1.一种阵列基板，包括相互交叉的多条栅线和多条数据线、以及由所述多条栅线和所述多条数据线限定的多个像素单元；其特征在于，还包括与所述栅线交替排列的多条辅助电极线；每个像素单元包括：第一晶体管、第二晶体管和像素电极；所述第一晶体管的栅极与驱动所述像素单元所在行的所述栅线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；所述第二晶体管的栅极与驱动所述像素单元所在行的所述辅助电极线电连接，第一极与所述数据线电连接，第二极与所述像素电极电连接；其中，在所述栅线和与其相邻的一条所述辅助电极线之间设置有第三晶体管，所述第三晶体管的栅极与所述数据线电连接，第一极与所述栅线电连接，第二极与所述辅助电极线电连接。2.根据权利要求1所述的阵列基板，其特征在于，每条所述栅线和每条所述数据线的交叉位置处均设置有所述第三晶体管。3.根据权利要求1或2所述的阵列基板，其特征在于，所述第三晶体管的第一极与驱动所述像素单元所在行的所述辅助电极线电连接，第二极与驱动相邻行像素单元的所述栅线电连接。4.根据权利要求1或2所述的阵列基板，其特征在于，所述第三晶体管的第一极与驱动所述像素单元所在行的所述辅助电极线电连接，第二极与驱动所述像素单元所在行的所述栅线电连接。5.根据权利要求1所述的阵列基板，其特征在于，所述晶体管的半导体图案由非晶硅层和N型掺杂层构成。6.根据权利要求1所述的阵列基板，其特征在于，所述辅助电极线为公共电极线。7.一种显示装置，其特征在于，包括权利要求1-6任一项所述的阵列基板。8.一种阵列基板的制备方法，其特征在于，包括：在衬底基板上形成第一导电层和第二半导体层；其中，所述第一导电层包括交替排列的多条栅线和多条辅助电极线；所述第二半导体层包括多个第三半导体图案，在所述栅线和与其相邻的一条所述辅助电极线之间形成所述第三半导体图案，且所述第三半导体图案与所述栅线和所述辅助电极线均接触；在衬底基板上形成绝缘层；在衬底基板上形成第一半导体层和第二导电层；其中，所述第一半导体层包括多个第一半导体图案和多个第二半导体图案，所述第一半导体...

【专利技术属性】
技术研发人员：陈虞龙，王念念，熊永，张祥，
申请(专利权)人：京东方科技集团股份有限公司，重庆京东方光电科技有限公司，
类型：发明
国别省市：北京,11