半导体器件制造技术

本发明专利技术的实施例涉及半导体器件。根据本发明专利技术的半导体器件包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分在芯片内端面上，该芯片内端面为所述通孔的面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。

semiconductor device

Embodiments of the present invention relate to semiconductor devices. According to the semiconductor device of the present invention comprises a through hole, is formed through the semiconductor substrate; a first buffer circuit and second buffer circuit wiring; forming a layer formed on the semiconductor substrate in the upper part of the connecting wiring;, assumptions from the substrate to the wiring layer forming direction for the upward direction, the connect the wiring portion is formed on the upper part of the through hole, connect the wiring part in the chip surface, the chip surface for the through hole facing the end face of the upper portion of the semiconductor substrate; the first path is connected with the first buffer circuit and the through hole; and the second path. Connecting the second buffer circuit and the through hole. The first path and the second path are electrically connected via the connection wiring portion.

【技术实现步骤摘要】
半导体器件本申请是申请日为2013年04月27日、申请号为201310166873.5、专利技术名称为“半导体器件”的专利技术专利申请的分案申请。相关申请的交叉引用本申请基于并要求2012年4月27日提交的日本专利申请No.2012-103066的优先权的权益，这里通过引用并入其全部公开内容。
本专利技术涉及半导体器件，更具体地涉及其中形成有穿透半导体衬底的通孔的半导体器件。
技术介绍
近年来，已经开发了用于将多个半导体芯片包封在单个半导体封装体中的多芯片封装技术，以减少例如半导体器件的安装面积。将多个半导体芯片包封在单个半导体封装体中能够使得芯片之间的线数增加以及数据传送速率提高。日本未审专利申请公开No.2011-145257公开了利用多芯片封装技术的半导体器件的示例。在日本未审专利申请公开No.2011-145257中公开的技术中，半导体衬底具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)。在日本未审专利申请公开No.2011-145257中公开的技术中，通过利用通孔叠置多个半导体芯片。日本未审专利申请公开No.2011-145257公开了一种用于通过使用垂直叠置的两个半导体芯片进行测试以检查是否存在通孔的AC特性差异的技术。
技术实现思路
然而，日本未审专利申请公开No.2011-145257中公开的技术需要多个半导体芯片检查每个通孔的特性。这导致难以在半导体芯片的叠置之前检查每个通孔的故障的问题。本专利技术的第一方面在于，一种半导体器件，包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分形成在所述通孔的芯片内端面上，所述芯片内端面为所述通孔面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。根据本专利技术第一方面的半导体器件包括连接布线部分，该连接布线部分形成在通孔的芯片内端面的上部。第一路径和第二路径通过连接布线部分连接。从而，在根据本专利技术的半导体器件中，当由于通孔的膨胀或收缩芯片内从通孔到线的连接状态出现异常时，可以使用第一路径和第二路径检查连接布线部分的状态并且可以检查芯片内从通孔到线的连接状态。换言之，根据本专利技术的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。根据本专利技术的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。附图说明上述以及其它方面、优势和特征从结合附图作出的特定实施例的以下描述中将更显而易见，其中：图1是根据第一实施例的半导体器件的截面图；图2是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图3是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图；图5是图示根据第一实施例的关于通孔的温度应变的膨胀和收缩的截面图；图6是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；图7是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；图8是图示根据第二实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图9是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图10是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；图11是图示根据第三实施例的连接到连接布线部分的第一芯片线和第二芯片线的平面布局的示意图；图12是图示根据第四实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图13是图示根据第五实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图14是图示根据第六实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图15是图示根据第七实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图16是图示根据第八实施例的半导体器件的通孔与芯片线之间的连接区的截面图；图17是示出涉及根据第九实施例的半导体器件的测试的电路的电路图；图18是示出根据第九实施例的半导体器件的IOLH测试中的理想电压和导通状态中的晶体管数目之间关系的表；图19是示出涉及根据第十实施例的半导体器件的测试的电路的电路图；图20是示出根据第十实施例的半导体器件的断开测试和IOLH测试中理想电压与导通状态中的晶体管数目之间关系的表；图21是示出涉及根据第十一实施例的半导体器件的测试的电路的电路图；以及图22是图示当进行根据第十一实施例的半导体器件的测试时的电路操作的表。具体实施方式第一实施例下面将参照附图描述本专利技术的实施例。图1示出根据第一实施例的半导体器件的截面图。如图1所示，根据第一实施例的半导体器件具有其中以叠置状态将多个半导体芯片(例如半导体芯片CH0至CH4)包封在单个封装体中的配置。在图1所示示例中，以面向下的方式(例如，在其中半导体衬底的电路形成表面面向封装基底PLT的方向上)安装半导体芯片CH0至CH4。在图1所示的示例中，半导体器件具有如下配置，在该配置中半导体芯片CH0通过微凸块2连接到封装基底PLT。凸块BMP提供在封装基底PLT的背表面上，并且这些凸块允许半导体器件安装在并入半导体器件的装置的基底上。半导体芯片CH0具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)1。半导体芯片CH0通过通孔1与其上叠置的另一半导体芯片通信数据。半导体芯片CH0包括半导体衬底(例如硅层SiL)、布线形成层(例如金属层MeL)以及焊盘3u和3t。硅层SiL是其中形成电路元件的半导体衬底层。金属层MeL是其中形成芯片线的布线形成层，该芯片线连接电路并连接每个电路与外部端子(例如焊盘3t)。每个焊盘3t是形成在半导体芯片的金属层MeL侧处的表面上的外部端子。每个焊盘3t通过形成在金属层MeL中的芯片线连接到形成在电路形成表面上的电路。每个焊盘3u为形成在每个通孔1的端面中处于半导体的硅层SiL侧的端面处的外部端子。下面的描述是在假设从硅层SiL到金属层MeL的方向为向上方向的情况下进行的。半导体芯片CH1至CH3中的每一个包括硅层SiL、金属层MeL、通孔1a以及焊盘4t和4u。形成在半导体芯片CH1至CH3的每一个中的通孔1a被形成为穿透硅层SiL和金属层MeL。这些通孔1a连接到金属层MeL的最上布线层中的每个芯片的芯片线。焊盘4t形成在半导体芯片的前表面侧(例如，在半导体芯片的金属层MeL侧处的表面)上。焊盘4u形成在半导体芯片的背表面(例如在半导体芯片的半导体衬底层侧处的表面)上。半导体芯片CH0至CH3中的每一个连接到在其上部上形成有焊盘4t的半导体芯片，并且连接到在其下部上形成有焊盘4u的半导体芯片。半导体芯片CH1至CH3中的每一个通过微凸块2连接到另一芯片。半导体芯片CH4包括硅层SiL、金属层MeL和焊盘4t。半导体芯片CH4为作为最上层叠置的芯片并因而不具有通孔。半导体芯片CH4的焊盘4t通过形成在金属层MeL中的芯片线连接到在电路形成表面上形成的电路。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一表面和与所述第一表面相对的第二表面；通孔，具有第三表面和与所述第三表面相对的第四表面，并且穿透所述半导体衬底；第一布线和第二布线，布置在所述第一表面上方；第一缓冲器电路，经由所述第一布线电连接到所述通孔；第二缓冲器电路，经由所述第二布线电连接到所述通孔；测试电路，电连接到所述第一缓冲器电路和所述第二缓冲器电路；其中所述第一布线和所述第二布线直接连接到所述通孔的所述第三表面，其中所述第一布线和所述第二布线布置在所述通孔的所述第三表面的正上方，使得所述第一布线和所述第二布线与所述第三表面重叠。

【技术特征摘要】
2012.04.27 JP 2012-1030661.一种半导体器件，包括：半导体衬底，具有第一表面和与所述第一表面相对的第二表面；通孔，具有第三表面和与所述第三表面相对的第四表面，并且穿透所述半导体衬底；第一布线和第二布线，布置在所述第一表面上方；第一缓冲器电路，经由所述第一布线电连接到所述通孔；第二缓冲器电路，经由所述第二布线电连接到所述通孔；测试电路，电连接到所述第一缓冲器电路和所述第二缓冲器电路；其中所述第一布线和所述第二布线直接连接到所述通孔的所述第三表面，其中所述第一布线和所述第二布线布置在所述通孔的所述第三表面的正上方，使得所述第一布线和所述第二布线与所述第三表面重叠。2.根据权利要求1所述的半导体器件，其中所述第一缓冲器电路电连接到第一电源，并且其中所述第二缓冲器电路电连接到第二电源。3.根据权利要求1所述的半导体器件，其中所述第一缓冲器电路和所述第二缓冲器电路中的一个缓冲器电路引起电流通过所述第一布线和所述第二布线流到另一个缓冲器电路。4.根据权利要求1所述的半导体器件，其中所述测试电路基于所述第一布线和所述第二布线的电压来输出指示所述通孔的断开的发生的测试结果信号。5.根据权利要求2所述的半导体器件，其中所述第一缓冲器电路包括第一PMOS晶体管和第一阻抗元件，其中所述第一PMOS晶体管和所述第一阻抗元件串联连接在所述第一电源与所述第一布线之间，其中所述第二缓冲器电路包括第一NMOS晶体管和第二阻抗元件，其中所述第一NMOS晶体管和所述第二阻抗元件中的每一个串联连接在所述第二电源与所述第二布线之间。6.根据权利要求5所述的半导体器件，其中所述半导体器件还包括控制电路，所述控制电路控制所述第一PMOS晶体管和所述第一NMOS晶体管在所述通孔的断开测试期间同时进入导通状态。7.根据权利要求2所述的半导体器件，其中所述第一缓冲器电路包括连接在第一电源与所述第一布线之间的多个PMOS晶体管，所述第二缓冲器电路包括连接在第二电源与所述第二布线之间的第二阻抗元件和多个NMOS晶体管，并且所述半导体器件还包括控制电路，所述控制电路在断开测试的过程中控制要进入导通状态的PMOS晶体管的数量与要与所述多个PMOS晶体管同时进入导通状态的NMOS晶体管的数量之间的差。8.根据权利要求4所述的半导体器件，其中所述第一缓冲器电路包括向所述第一布线输出电流的输出缓冲器电路，所述第二缓冲器电路包括基于所述第二布线的电压来输出所述测试结果信号的输入缓冲器电路。9.根据权利要求1所述的半导体器件，其中所述半导体器件具有连接布线部分，所述连接布线部分包括所述第三表面以及所述第一布线和所述第二布线的与所述第三表面重叠的部分。10.根据权利要求1所述的半导体器件，还包括：焊盘，形成在所述第四表面上；以及微凸块，经由所述焊盘电连接到所述通孔。11.根据权利要求10所述的半导体器件，其中第一芯片包括所述半导体衬底以及所述第一布线和所述第二布线，其中第二芯片包括存储器电路，其中所述第二芯片通过所述微凸块和所述焊盘连接到所述第一芯片，使得所述微凸块和所述焊盘布置在所述第一芯片与...

【专利技术属性】
技术研发人员：高柳浩二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP