BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备技术

技术编号:16435267 阅读:33 留言:0更新日期:2017-10-24 23:50
本申请提供一种BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备,该用于对低功耗芯片中的存储器进行测试的BIST逻辑电路包括控制单元、测试单元,控制单元在接收到测试激励信号时生成用于表征待测试步骤的测试状态信号,输出至测试单元;测试单元用于在上电后根据测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据时序状态信息对存储器执行所述待测试步骤。由设置在常开区域的控制单元处理测试状态信号,在低功耗模式下,控制单元持续处于上电状态、测试单元不耗电,能够保存测试状态信号,测试单元能够根据测试状态信号继续执行测试,在保证能够进行低功耗测试的同时,极大的降低了芯片在低功耗模式下的功耗。

BIST logic circuit, low power chip, memory testing method and electronic equipment

The invention provides a method for testing the BIST logic circuit, low power consumption, memory chip and electronic equipment, which is used to test the memory chips with low power consumption of the BIST logic circuit includes a control unit, testing unit, control unit receives the test excitation signal is generated when the state signal to be used to test the characterization of test steps, output to test unit; testing unit used in power on state according to the test signal generation for sequential state information characterization test step timing, and timing according to the state information of the memory to execute the test steps to be measured. By setting the control unit test status signal normally open area, in a low power mode, the control unit in the power on state, continuous test unit is not power, can save the test signal, the test unit can continue to perform the test according to the test signal, low power consumption can be guaranteed in the test at the same time, greatly reduced the chip power consumption in low power mode.

【技术实现步骤摘要】
BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备
本申请涉及集成电路测试领域,尤其涉及一种BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备。
技术介绍
随着设计与制造技术的发展,集成电路设计从晶体管的集成发展到逻辑门的集成,现在又发展到IP的集成,即SOC(System-on-a-Chip)设计技术。SOC芯片是可以根据用户需求进行订制的集成电路,可以有效地降低电子/信息系统产品的开发成本,缩短开发周期,提高产品的竞争力。SOC芯片在完成封装后需要对内部的数字逻辑和某些特定逻辑执行测试,根据测试结果筛选出功能正常的芯片。这些测试中就包括对内部存储器的测试,存储器的测试大多采用BIST(builtinselfbuilt,内建自测试)的方式。存储器的BIST方式是在芯片设计阶段将存储器的测试逻辑放在芯片内部。芯片流片之后在ATE(automatictestequipment,自动测试装置)上测试时只需要给出测试激励信号,芯片会自动完成存储器的测试,并给出测试结果。存储器测试采用BIST方式提高了测试的可靠性,大大降低了测试时间。由于ATE测试费用是按照时间计费的,所以SOC芯片的测试成本会明显减小。随着穿戴设备的兴起,低功耗芯片的需求越来越大,目前是通过在芯片内部划分电源区域:常开区域(Alwaysondomain)和可通断区域(Powerdowndomain),通过将某些单元(例如,存储器等)设置在可通断区域、增加低功耗模式以降低芯片功耗。然而,在低功耗模式下存储器的外围电路会断电,如果将BIST逻辑电路也放置在可通断区域中,如图1a所示,则低功耗模式下BIST逻辑电路也会掉电,无法测试存储器的低功耗模式;若将BIST逻辑电路放在常开区域中,如图1b所示,BIST逻辑电路在低功耗模式下会消耗电池的电能,导致芯片在低功耗模式下功耗仍较大。
技术实现思路
有鉴于此,本申请提供一种BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备。具体地,本申请是通过如下技术方案实现的:一种用于对低功耗芯片中的存储器进行测试的BIST逻辑电路,所述低功耗芯片的电源区域包括常开区域Alwaysondomain和可通断区域Powerdowndomain,所述存储器设置在可通断区域,所述BIST逻辑电路包括:设置在常开区域的控制单元和设置在可通断区域的测试单元;所述控制单元用于接收外部设备发送的测试激励信号,并根据所述测试激励信号生成用于表征待测试步骤的测试状态信号,输出至所述测试单元;所述测试单元用于在上电后根据所述测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据所述时序状态信息对所述存储器执行所述待测试步骤。本申请还公开了一种低功耗芯片,所述低功耗芯片的电源区域包括常开区域Alwaysondomain和可通断区域Powerdowndomain,所述低功耗芯片中的存储器设置在可通断区域,所述低功耗芯片包括如前所述的BIST逻辑电路。本申请还公开了一种存储器的测试方法,包括以下步骤:控制单元接收外部设备发送的测试激励信号,并根据所述测试激励信号生成用于表征待测试步骤的测试状态信号,输出至测试单元;所述测试单元在上电后根据所述测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据所述时序状态信息对存储器执行所述待测试步骤。本申请还公开了一种电子设备,包括如前所述的低功耗芯片。本申请所述BIST逻辑电路用于对低功耗芯片中的存储器进行测试,所述低功耗芯片的电源区域包括常开区域Alwaysondomain和可通断区域Powerdowndomain,所述存储器设置在可通断区域,所述BIST逻辑电路包括:设置在常开区域的控制单元和设置在可通断区域的测试单元;所述控制单元在接收到测试激励信号时生成用于表征待测试步骤的测试状态信号,输出至所述测试单元;所述测试单元用于在上电后根据所述测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据所述时序状态信息对所述存储器执行所述待测试步骤。由设置在常开区域的控制单元处理测试状态信号,在低功耗模式下,控制单元仍处于上电状态,能够保存测试状态信号,在低功耗模式结束、可通断区域通电后,测试单元能够根据测试状态信号继续执行测试,且在芯片处于低功耗模式时,BIST逻辑电路中的测试单元不耗电,在保证能够进行低功耗测试的同时,极大的降低了芯片在低功耗模式下的功耗。附图说明图1a是一种现有的包含BIST逻辑电路的芯片的逻辑框图;图1b是一种现有的包含BIST逻辑电路的芯片的逻辑框图;图2a是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图2b是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图2c是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图3a是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图3b是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图4是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图5是本申请一示例性实施例示出的一种BIST逻辑电路的逻辑框图;图6是本申请一示例性实施例示出的一种低功耗芯片的逻辑框图;图7是本申请一示例性实施例示出的存储器的测试方法的流程图;图8是本申请一示例性实施例示出的存储器的测试方法的流程图;图9是本申请一示例性实施例示出的一种电子设备的逻辑框图。具体实施方式这里将详细地对示例性实施例进行说明,其示例表示在附图中。下面的描述涉及附图时,除非另有表示,不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反,它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。在本申请使用的术语是仅仅出于描述特定实施例的目的,而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式,除非上下文清楚地表示其他含义。还应当理解,本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。应当理解,尽管在本申请可能采用术语第一、第二、第三等来描述各种信息,但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如,在不脱离本申请范围的情况下,第一信息也可以被称为第二信息,类似地,第二信息也可以被称为第一信息。取决于语境,如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。本专利技术实施例提供了一种BIST逻辑电路,该BIST逻辑电路用于对低功耗芯片中的存储器进行测试,用于根据外部设备发送的测试激励信号对存储器执行测试,该芯片的电源区域包括常开区域Alwaysondomain和可通断区域Powerdowndomain。低功耗模式下可通断区域处于断电状态、存储器由低电量供电系统供电,本实施例中的存储器若断电则内部存储的数据会清除,但有低电量供电系统供电时仍能保存之前的数据。对于存储器是否满足要求,通常是通过BIST(builtinselfbuilt,内建自测试)的方式对存储器执行测试,不但要测试存储器处于正常供电状态下存储数据的功能是否正常,还要测试低功耗模式下的性能。然而,将本文档来自技高网
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BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备

【技术保护点】
一种用于对低功耗芯片中的存储器进行测试的BIST逻辑电路,所述低功耗芯片的电源区域包括常开区域Always on domain和可通断区域Power down domain,所述存储器设置在可通断区域,其特征在于,所述BIST逻辑电路包括:设置在常开区域的控制单元和设置在可通断区域的测试单元;所述控制单元用于接收外部设备发送的测试激励信号,并根据所述测试激励信号生成用于表征待测试步骤的测试状态信号,输出至所述测试单元;所述测试单元用于在上电后根据所述测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据所述时序状态信息对所述存储器执行所述待测试步骤。

【技术特征摘要】
1.一种用于对低功耗芯片中的存储器进行测试的BIST逻辑电路,所述低功耗芯片的电源区域包括常开区域Alwaysondomain和可通断区域Powerdowndomain,所述存储器设置在可通断区域,其特征在于,所述BIST逻辑电路包括:设置在常开区域的控制单元和设置在可通断区域的测试单元;所述控制单元用于接收外部设备发送的测试激励信号,并根据所述测试激励信号生成用于表征待测试步骤的测试状态信号,输出至所述测试单元;所述测试单元用于在上电后根据所述测试状态信号生成用于表征待测试步骤时序的时序状态信息,并根据所述时序状态信息对所述存储器执行所述待测试步骤。2.如权利要求1所述的BIST逻辑电路,其特征在于,所述测试单元还用于在执行完所述待测试步骤之后输出测试完成信号,并当所述待测试步骤不是测试流程中的最后一个步骤时将所述测试完成信号发送至所述控制单元。3.如权利要求2所述的BIST逻辑电路,其特征在于,所述控制单元用于在接收到所述测试完成信号时,根据所述测试完成信号更新所述测试状态信号,并将更新后的测试状态信号发送至所述测试单元。4.如权利要求3所述的BIST逻辑电路,其特征在于,所述控制单元根据接收的测试完成信号生成控制可通断区域断电或通电的电信号。5.如权利要求1所述的BIST逻辑电路,其特征在于,所述测试状态信号包括测试流程子信号和测试时序子信号;所述测试单元包括流程识别器、时序发生器、校验器;所述流程识别器用于根据测试流程子信号生成用于表征测试流程的流程识别信号,并将所述流程识别信号发送至所述时序发生器;所...

【专利技术属性】
技术研发人员:滕立伟于岗
申请(专利权)人:青岛海信电器股份有限公司
类型:发明
国别省市:山东,37

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