全衬底隔离FINFET晶体管制造技术

通过在半传导沟道(鳍)与衬底之间插入绝缘层来防止FinFET器件中的沟道到衬底泄漏。类似地，通过在源极/漏极区域与衬底之间插入绝缘层隔离源极/漏极区域与衬底来防止FinFET器件中的源极/漏极到衬底泄漏。绝缘层物理和电隔离传导路径与衬底，因此防止电流泄漏。如果半传导鳍阵列由多层堆叠组成，则可以去除底部材料，因此产生在硅表面上方悬置的鳍阵列。然后可以向在剩余顶部鳍材料下面的所得间隙填充氧化物以更好地支撑鳍并且隔离鳍阵列与衬底。所得FinFET器件在栅极区域和源极/漏极区域二者中为全衬底隔离。

All substrate isolated FINFET transistor

Channel to substrate leakage is prevented by inserting an insulating layer between the half conduction channel (fin) and the substrate to prevent leakage from the FinFET device. Similarly, the source / drain to substrate leakage in FinFET devices is prevented by isolating the source / drain region and the substrate between the source / drain region and the substrate to insert an insulating layer. The insulation layer physically and electrically isolates the conduction path with the substrate, thus preventing current leakage. If the semi conducting fin array is made up of multilayer stacks, the bottom material can be removed, so a fin array suspended over the silicon surface is generated. Then to income gap in the following top fin materials filled with residual oxide to better supporting fins and fin array substrate and isolation. The resulting FinFET device is isolated from the substrate in the gate region and the source / drain region two.

【技术实现步骤摘要】
全衬底隔离FINFET晶体管分案说明本申请是于2013年10月12日提交的申请号为201310489429.7、名称为“全衬底隔离FINFET晶体管”的中国专利技术专利申请的分案申请。
本公开内容涉及集成电路晶体管的制作，并且具体涉及低泄漏三维FinFET(场效应晶体管)器件的制作。
技术介绍
在数字电路中，晶体管是开关，该开关理想地：a)在它关断时传递零电流；b)在它导通时供应大电流流动；并且c)在导通与关断状态之间瞬时地切换。遗憾的是，在构造于集成电路中时晶体管并非是理想的并且往往即使在它关断时仍然泄漏电流。经过器件或者从器件泄漏的电流往往耗尽向器件供应功率的电池。多年来，通过缩减临界尺度以增加切换速度来改进集成电路晶体管性能。然而随着基于硅的晶体管的尺度继续缩减，维持包括关断状态泄漏的各种电特性的控制变得越来越有挑战性，而从缩减器件尺度获得的性能益处已经变得不太显著。因此一般有利的是通过包括改变材料和器件几何形状的备选手段减少晶体管中的漏电流。集成电路通常并入FET，在这些FET中，电流响应于向栅极施加的电压流过在源极与漏极之间的半传导沟道。在图1A中示出并且以下更具体描述传统平面(2D)晶体管结构。为了提供对电流流动的更佳控制，已经开发有时称为3D晶体管的FinFET晶体管，诸如图1B中所示FinFET晶体管。FinFET是电子切换器件，在该电子切换器件中，传统FET的平面半传导沟道被替换为与衬底表面垂直向外延伸的半传导鳍(fin)。在这样的器件中，控制鳍中的电流流动的栅极在鳍的三侧周围卷包(wrap)以便从三个表面而不是一个表面影响电流流动。用FinFET设计实现的改进的控制产生更快的切换性能和减少的电流泄漏。英特尔在2011年5月4日的通报中描述了这一类型的晶体管，将它冠以包括3D晶体管、3D三栅极晶体管或者FinFET的各种称谓。(例如参见在因特网上位于http://news.cnet.com/8301-13924_3-20059431-64.html的、标题为"HowIntel's3Dtechredefinesthetransistor"的文章；也参见：Kavalieros等人的美国公开NO.2009/0090976，公开于2009年4月9日；Rakshit等人的美国专利NO.8,120,073；Rios等人的美国专利NO.7,973,389；Hareland等人的美国专利NO.7,456,476；以及Chau等人的美国专利NO.7,427,794。)在图2中示出半传导鳍阵列。通常，可以通过在鳍阵列之上保形地沉积公共栅极来形成多个晶体管的阵列。另外，可以通过在鳍阵列之上保形地沉积多个公共栅极来形成多栅极晶体管阵列。在源极与漏极区域之间有三个栅极的这样的FinFET阵列称为三栅极晶体管。在开发FinFET之前，开发了应变硅晶体管以增加对半传导沟道中的电荷载流子的迁移率控制。向晶体管材料中引入压缩应变往往增加电荷迁移率，从而产生对向栅极施加的电压的改变的更快切换响应。可以例如通过用外延生长的硅化合物替换源极和漏极区域中或者沟道本身中的体硅来引入应变。术语外延指的是受控晶体生长工艺，在该工艺中从体晶体的表面生长新外延晶体层，而维持下面的体晶体管的相同晶体结构。尽管有三维结构和应变硅材料提供的改进，晶体管仍然随着器件尺度缩减到1-50纳米的范围内而继续遭受某些类型的性能下降。这些性能下降具体包括在半传导沟道与衬底之间的电荷泄漏。
技术实现思路
根据如本文描述的一个实施例，通过在作为鳍的沟道与衬底之间插入绝缘层而隔离沟道与衬底来防止FinFET器件中的沟道到衬底泄漏。绝缘层物理和电隔离鳍与衬底，因此防止在鳍与衬底之间的电流泄漏。理论上，在无泄漏时，器件为全通或者全断。如果鳍包含两种不同材料，则可以容易去除底部材料而留下顶部材料，因此产生在硅表面上方悬置的半传导鳍阵列。然后如果希望则可以用氧化物填充在剩余顶部鳍材料下面的所得间隙以更好地支撑鳍并且隔离鳍沟道阵列与衬底。类似地，根据如本文描述的一个实施例，通过在源极/漏极区域与衬底之间插入绝缘层而隔离源极/漏极区域与衬底来防止FinFET器件中的源极/漏极到衬底泄漏。绝缘层物理和电隔离源极/漏极区域与衬底，因此防止在源极/漏极与衬底之间的电流泄漏。因此，所得FinFET器件在栅极区域和源极/漏极区域二者中为全衬底隔离。附图说明在附图中，相同标号标识相似元件。未必按比例绘制附图中的元件的尺寸和相对位置。图1A是现有技术平面FET的图解透视图。图1B是现有技术FinFET的图解透视图。图2是从实际扫描电子显微镜(SEM)图像获得的外延生长的半传导鳍的阵列的透视图。图3是示出在形成如本文描述的全隔离FinFET时的基本步骤的高级工艺流程图。图4是示出在形成如本文描述的全隔离FinFET的工艺中的附加细节的中级工艺流程图。图5A是示出根据一个实施例的可以用来向硅衬底注入掺杂物并且形成鳍堆叠的工艺步骤序列的工艺流程图。图5B是图5A中所示工艺流程形成的器件轮廓的侧视图，其中示出组成鳍堆叠的掩盖(blanket)层。图6A是示出可以用来形成虚设芯棒(mandrel)和氮化硅间隔物的又一工艺步骤序列的工艺流程图。图6B是图6A中所示工艺流程形成的器件轮廓的侧视图，其中示出完成的牺牲结构。图7A图示工艺流程图，该工艺流程图示出可以用来使用侧壁图像转移工艺来图案化鳍堆叠的又一工艺步骤序列的工艺流程图。图7B是图7A中所示工艺流程形成的器件轮廓的侧视图，其中示出完成的多层外延鳍阵列。图8A是工艺流程图，该工艺流程图示出可以用来为图7B中所示外延鳍阵列提供局部化隔离的又一工艺步骤序列。图8B是图8A中所示工艺流程形成的器件轮廓的侧视图，其中建立鳍间隔离。图9A是工艺流程图，该工艺流程图示出可以用来在鳍阵列的任一端上蚀刻和填充隔离沟槽的又一工艺步骤序列。图9B是图9A中所示工艺流程形成的器件轮廓的侧视图，其中在鳍阵列与邻近区域之间提供横向隔离。图10A、11A、12A、13A和14A是在其中将沟道和源极/漏极区域与衬底隔离的工艺期间沿着栅极区域中的FinFET器件轮廓的线A-A’切割的侧视图。图10B、11B、12B、13B和14B是在其中将沟道和源极/漏极区域与衬底隔离的工艺期间沿着源极/漏极区域中的FinFET器件轮廓的线B-B’切割的侧视图。图10C、11C、12C、13C和14C是如本文描述的两晶体管结构的透视图，这些透视图示出在形成隔离栅极和源极/漏极结构时栅极区域(A-A’)的改变和源极/漏极区域轮廓(B-B’)的改变。图10D是示出可以用来沉积牺牲栅极和间隔物的又一工艺步骤序列的工艺流程图。图11D是工艺流程图，该工艺流程图示出示出可以用来制备鳍的用于原位掺杂外延生长的顶层表面的又一工艺步骤序列。图12D是工艺流程图，该工艺流程图示出可以用来去除底部鳍层以创建空隙的又一工艺步骤序列。图13D是工艺流程图，该工艺流程图示出可以用来向空隙填充氧化物以隔离鳍与衬底的又一工艺步骤序列。图14D是工艺流程图，该工艺流程图示出可以用来用可操作金属栅极替换牺牲栅极的又一工艺步骤序列。具体实施方式在以下描述中，阐述某些具体细节以便提供对公开的主题内容的各种方面的透彻理解本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；鳍，在所述衬底之上悬置并且与所述衬底间隔开；绝缘层，在所述鳍和所述衬底之间；以及在所述鳍上的掺杂层，所述掺杂层悬置在所述衬底之上并且由所述绝缘层与所述衬底间隔开。

【技术特征摘要】
2012.12.21 US 13/725,5281.一种器件，包括：衬底；鳍，在所述衬底之上悬置并且与所述衬底间隔开；绝缘层，在所述鳍和所述衬底之间；以及在所述鳍上的掺杂层，所述掺杂层悬置在所述衬底之上并且由所述绝缘层与所述衬底间隔开。2.根据权利要求1所述的器件，还包括栅极，叠置在所述鳍的沟道区域之上，所述掺杂层被布置在所述鳍的源极区域和漏极区域上。3.根据权利要求2所述的器件，所述栅极包括具有大于4.0的电介质常数的栅极电介质层，以及包括金属的体栅极材料。4.根据权利要求1所述的器件，其中所述掺杂层邻接所述鳍的至少三个表面。5.根据权利要求1所述的器件，其中所述掺杂层围绕所述鳍的一部分。6.根据权利要求1所述的器件，其中所述绝缘层在所述掺杂层的侧部上。7.根据权利要求6所述的器件，其中所述绝缘层完全包围所述掺杂层。8.根据权利要求1所述的器件，其中所述绝缘层的上表面与所述鳍的上表面基本上共面。9.根据权利要求8所述的器件，其中所述掺杂层的一部分从所述鳍的上表面延伸至在所述绝缘层的上表面上方的层面。10.一种器件，包括：衬底；悬置的鳍的阵列，所述鳍与所述衬底间隔开；绝缘层，在所述鳍和所述衬底之间并且在所述鳍中相邻的鳍之间；以及掺杂层，在所述鳍的源极区域/漏极区域处与所述鳍接触，所述掺杂层由所述绝缘层与所述衬底间隔开；以及栅极结构，在所述鳍的沟道区域上。11.根据权利要求10所述的器件，其中所述绝缘层完全围绕所述掺杂层的至少三个侧部。12.根据权利要求10所述的器件，其中所述衬底包括多个突起的区域，每个突起的区域与所述鳍中的一个鳍对准。13.根据权利要求10所述的器件，其中所述鳍结构中的至少一个鳍结构在所述沟道区域的第一尺寸是22nm或更小。14.根据权利要求10所述的器件，其中所述栅极结构包括叠置在所述鳍中的至少两个鳍之上的导电材料。15.根据权利要求10所述的器件，其中所述掺杂层是在所述鳍的至少三个侧部上。16.一种器件，包括：衬底；绝缘层；以及多个晶体管，与所述衬底隔离开，每个所述晶体管包括：浮置的鳍；以及在所述鳍上的掺杂层，所述掺杂层由所述绝缘层与所述衬底间隔开。17.根据权利要求16所述的器件，还包括叠置在所述鳍的沟道区域之上的保形栅极结构。18.根据权利要求16所述的器件，其中所述绝缘层与所述浮置鳍的至少三个侧部相邻。19.根据权利要求16所述的器件，其中所述掺杂层在所述鳍的至少三个侧部上并且所述绝缘层在所述掺杂层的至少三个侧部上。20.根据权利要求16所述的器件，其中相应鳍的所述掺杂层邻接所述鳍的至少三个表面。21.一种器件，包括：由第一半导体材料形成的FinFET晶体管的突起的鳍结构的阵列，所述鳍结构悬置在体硅晶片材料的半导体衬底之上，以及鳍结构沿所述鳍结构的先前蚀刻的底部表面通过至少一种绝缘材料与所述半导体衬底竖直分开；掺杂外延层，在所述鳍结构的源极区域/漏极区域处与所述鳍结构接触，所述掺杂外延层悬置在所述半导体衬底之上并且由至少一种绝缘材料与所述半导体衬底竖直间隔开；以及保形栅极电极，叠置在所述鳍结构的沟道区域之上，所述保形栅极电极与所述掺杂外延层相邻。22.根据权利要求21所述的器件，其中所述半导体...

【专利技术属性】
技术研发人员：N·劳贝特，P·卡雷，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国,US