改善SRAM单元可写性制造技术

用于检测和改善静态随机存取存储器SRAM单元的可写性的系统和方法。产生(110)对应于操作条件的偏置电压值(114)，所述操作条件例如为指示包括所述SRAM单元的外部SRAM阵列的单元写入失败条件的工艺、电压或温度操作条件。将此偏置电压值施加到模型SRAM阵列(130)中的SRAM单元的字线。检测用于以纹波方式通过所述模型SRAM阵列的触发信号(124)的第一延迟(164)且将其与参考延迟(122)进行比较。在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示(162)。基于所述写入辅助指示，将写入辅助提供到所述SRAM单元。

Improving SRAM unit writable

System and method for detecting and improving the writable nature of a static random access memory SRAM unit. To produce (110) bias voltage corresponding to the operating conditions of the value (114), the operating conditions such as instructions include external SRAM array of the SRAM unit of the unit to write failure conditions of process, voltage or temperature operating conditions. The offset voltage value is applied to the word line of the SRAM unit in the model SRAM array (130). A first delay (164) for triggering a signal (124) of the model SRAM array in a ripple mode is detected and compared with a reference delay (122). A write assistance indication (162) occurs when the first delay is greater than or equal to the reference delay. A write aid is provided to the SRAM unit based on the write assistance instructions.

【技术实现步骤摘要】
【国外来华专利技术】依据35U.S.C.§119主张优先权本专利申请案主张2011年9月12日申请的题目为“用于检测SRAM单元可写性的传感器电路(SENSORCIRCUITFORDETECTINGSRAMCELLWRITABILITY)”的第61533771号临时申请案的优先权，所述临时申请案转让给本受让人且特此以引用方式并入本文。本专利申请案还主张2011年9月13日申请的题目为“用于检测SRAM单元可写性的传感器电路(SENSORCIRCUITFORDETECTINGSRAMCELLWRITABILITY)”的第61533806号临时申请案的优先权，所述临时申请案转让给本受让人且特此以引用方式并入本文。
本专利技术涉及电子存储器操作，且更具体来说涉及检测和改善静态随机存取存储器(SRAM)单元可写性。
技术介绍
半导体存储器装置包含例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元通常包含一个晶体管和一个电容器，进而提供高度集成。然而DRAM需要恒定的刷新，这限制了DRAM对计算机主存储器的用途。相比之下，SRAM存储器单元是双稳态的，意味着其可无限地维持其状态，只要供应足够电力即可。SRAM还支持高速操作，具有较低功率耗散，这有用于计算机高速缓存存储器。SRAM存储器单元的一个实例是六晶体管(6T)SRAM存储器单元，其包含六个金属氧化物半导体(MOS)晶体管。随着用于制造MOS装置的工艺前进到纳米技术，在处理器高速缓存存储器内使用常规6TSRAM单元抑制了与性能要求的顺应性。为了满足这些性能要求，代替6TSRAM单元使用八晶体管(8T)SRAM单元。8TSRAM单元的使用可实现装置在存储器单元的读取和写入端口上的独立大小设定以支持较低的最小写入电压(Vmin)，同时实现高性能读取操作。然而，在用于大尺寸SRAM高速缓存存储器阵列的读取端口装置上纳米技术的工艺变化可能导致弱位。弱位是由于工艺/电压/温度(PVT)装置变化而与正常位相比具有相对低电流容量的存储器单元。然而，8TSRAM存储器单元的使用未克服常规实施方案中弱位的影响。因此，此项技术中需要克服与弱位相关联的上述缺陷，同时使8TSRAM单元的益处最大化。
技术实现思路
本专利技术的示范性实施例是针对用于检测和改善静态随机存取存储器(SRAM)单元可写性的系统和方法。举例来说，示范性实施例是针对改善静态随机存取存储器(SRAM)单元的可写性的系统和方法。所述方法包括：产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值；将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线；检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟；将所述第一延迟与参考延迟进行比较；以及在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示。另一示范性实施例是针对一种设备，其包括控制逻辑，所述控制逻辑用以检测其中模型静态随机存取存储器(SRAM)阵列内的模拟写入延迟超过可编程延迟值的条件，其中所述控制逻辑的输出将启用外部SRAM阵列中的写入辅助。又一示范性实施例是针对一种用于改善外部静态随机存取存储器(SRAM)阵列中存在的SRAM单元的可写性的系统，所述系统包括用于检测其中模型静态随机存取存储器(SRAM)阵列内的模拟写入延迟超过可编程延迟值的条件的装置，其中控制逻辑的输出将启用外部SRAM阵列中的写入辅助。另一示范性实施例是针对一种包括代码的非暂时性计算机可读存储媒体，所述代码在由处理器执行时致使所述处理器执行用于改善静态随机存取存储器(SRAM)单元的可写性的操作，所述非暂时性计算机可读存储媒体包括：用于产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值的代码；用于将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线的代码；用于检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟的代码；用于将所述第一延迟与参考延迟进行比较的代码；以及用于在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示的代码。附图说明为了更完整地理解本专利技术，现在参考结合附图做出的以下描述。图1是图解说明根据本专利技术的一方面的用于控制写入字线电压升压的操作的写入传感器的电路图。图2是图解说明根据本专利技术的一方面的包含复位节点的八晶体管(8T)静态随机存取存储器(SRAM)单元的电路图。图3是图解说明根据本专利技术的一方面的用于启用写入字线电压升压的写入传感器电路波形的图。图4图解说明根据示范性实施例的对应于改善静态随机存取存储器(SRAM)单元的可写性的方法的流程图。图5是展示示范性无线通信系统的框图，其中可有利地采用本专利技术的方面。具体实施方式在针对本专利技术的具体实施例的以下描述和相关图式中揭示本专利技术的方面。在不脱离本专利技术的范围的情况下可设想替代实施例。另外，将不详细描述或者将省略本专利技术的众所周知的元件，以免混淆本专利技术的相关细节。词语“示范性”本文用以表示“充当实例、例子或说明”。本文描述为“示范性”的任何实施例不一定解释为比其它实施例优选或有利。同样，术语“本专利技术的实施例”不要求本专利技术的所有实施例都包含所论述的特征、优点或操作模式。本文使用的术语是仅用于描述特定实施例的目的，且既定不限制本专利技术的实施例。如本文使用，单数形式“一”、“一个”和“所述”既定也包含复数形式，除非上下文另外明确指示。将进一步了解，术语“包括”和/或“包含”当在本文使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。此外，许多实施例是根据将由例如计算装置的元件执行的动作序列来加以描述的。将认识到，本文描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、正由一个或一个以上处理器执行的程序指令或两者的组合执行。另外，本文描述的这些动作序列可视为完全体现于其中存储有对应计算机指令集合的任一形式的计算机可读存储媒体内，所述计算机指令在执行后将即刻致使相关联处理器执行本文描述的功能性。因此，本专利技术的各种方面可以若干不同形式体现，已预期所有所述形式都在所主张标的物的范围内。另外，针对本文描述的实施例中的每一者，任何此类实施例的对应形式可在本文描述为例如“经配置以”执行所描述动作“的逻辑”。八晶体管(8T)静态随机存取存储器(SRAM)单元常用于单轨本文档来自技高网...

【技术保护点】
一种改善静态随机存取存储器SRAM单元的可写性的方法，所述方法包括：产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值(402)；将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线(404)；检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟(406)；将所述第一延迟与参考延迟进行比较(408)；以及在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示(410)。

【技术特征摘要】
【国外来华专利技术】2011.09.12 US 61/533,771;2011.09.13 US 61/533,806;1.一种改善静态随机存取存储器SRAM单元的可写性的方法，所述方法包括：
产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值
(402)；
将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线(404)；
检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟(406)；
将所述第一延迟与参考延迟进行比较(408)；以及
在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示(410)。
2.根据权利要求1所述的方法，其包括通过将所述触发信号传递通过经编程延迟的
可编程延迟线来产生所述参考延迟。
3.根据权利要求2所述的方法，其中所述经编程延迟对应于阈值电压，其中施加到
SRAM单元的低于所述阈值电压的供应电压消除所述SRAM单元的可写性。
4.根据权利要求1所述的方法，其中所述所产生写入辅助指示用以增加所述外部
SRAM阵列的供应电压值。
5.根据权利要求1所述的方法，其中所述操作条件包括以下各项中的至少一者：指
示单元写入失败条件的工艺、电压或温度操作条件。
6.根据权利要求1所述的方法，其中所述模型SRAM阵列包括并联与串联连接
SRAM单元的组合。
7.根据权利要求1所述的方法，其中所述写入辅助指示进一步包括可写性程度的指
示，其中写入辅助水平的增加对应于所述第一延迟超过所述参考延迟的时间量。
8.一种设备(100)，其包括：
控制逻辑(16...

【专利技术属性】
技术研发人员：马尼什·加尔吉，迈克尔·泰坦·潘，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US