半导体器件制造技术

本发明专利技术实施例提供了一种半导体器件，能够高电压工作。其中该半导体器件包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中该第一栅极结构相邻于该第一掺杂区；该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。

semiconductor device

The embodiment of the invention provides a semiconductor device capable of working at high voltage. The semiconductor device includes a semiconductor substrate having a first conductivity type wells; the first doped region is formed on the semiconductor substrate and having a second conductivity type; the first doping area is formed on the first doped region in the well and has a second conductive type; second doped region is formed on the first doped region and separate wells with the first doped region, and has the second conductivity type; and between the first and second doped region formed the first, second and third gate structure; wherein the first gate structure adjacent to the first doping area; a part of the second gate structure and the first gate structure and the first doped region of the trap part of the overlap; the third gate structure is located in the second side of the gate structure; avoid any gate structure and a silicide is formed on the first well The top of the doped region is located between the second and third gate structures.

【技术实现步骤摘要】
半导体器件
本专利技术涉及集成电路(IntegratedCircuit，IC)领域，尤其涉及一种能够高电压(高压)工作的半导体器件。
技术介绍
近年来，随着对高压器件(诸如功率半导体器件)的需求增加，业界对应用于高压器件中的HVMOSFET(High-VoltageMetal-Oxide-SemiconductorFieldEffectTransistors，高电压金属氧化物半导体场效应晶体管)的研究已越来越有兴趣。在各种类型的HVMOSFET中，一般经常使用诸如LDMOS(LateralDoubleDiffusedMetal-Oxide-Semiconductor，横向扩散金属氧化物半导体)等半导体器件。但是，随着半导体制造技术的发展，用于高压器件的HVMOSFET的崩溃电压(breakdownvoltage)需要进一步加强。如此，由于持续对高压器件的半导体制造的需要，因此需要可靠的具有增强的崩溃电压的高压MOSFET来满足设备性能要求，该高压MOSFET用于高压器件。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体器件，能够高压工作，并且在制造时，无需增加额外的掩膜。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。其中，该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。其中，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。其中，没有任何栅极结构覆盖该第三栅极结构。其中，该第二栅极结构具有第一底面和第二底面，其中该第一底面与该第一栅极结构接触，该第二底面与该第三栅极结构的底面对齐。其中，进一步包括：第四栅极结构，位于该第一阱掺杂区上并且相邻于第二掺杂区；其中，该第三栅极结构与该第四栅极结构的一部分重叠。其中，该第二栅极结构电性耦接至该第一栅极结构；该第三栅极结构电性耦接至该第一栅极结构；该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电压；以及该第二掺杂区电性耦接至漏极电源电压。其中，该第三栅极结构具有第三底面和第四底面，其中该第三底面接触该第四栅极结构并且对齐于该第一底面，该第四底面对齐该第二底面和该第四栅极结构的底面。其中，该第四栅极结构的顶面与该第一栅极结构的顶面对齐。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；以及形成于该第一掺杂区和第二掺杂区之间的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，该第二栅极结构具有第一侧壁和相对于该第一侧壁的第二侧壁，该第一侧壁直接设置于该第一栅极结构的顶面上，该第二侧壁直接设置于该第一阱掺杂区上；其中，该第三栅极结构具有第三侧壁，位于该第二侧壁旁，并且该第三侧壁直接设置于该第一阱掺杂区上；其中，没有任何栅极结构及硅化物形成于该第二侧壁和该第三侧壁之间。其中，该第三栅极结构具有相对于该第三侧壁的第四侧壁，并且该第四侧壁相邻于该第二掺杂区或者设置在该第二掺杂区上。其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。其中，进一步包括：第四栅极结构，形成于该第一阱掺杂区上，并且相邻于该第二掺杂区；其中，该第三栅极结构的相对于该第三侧壁的第四侧壁直接设置于该第四栅极结构的顶面上。其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性耦接至该第一栅极结构，该第四栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型互为相反的导电类型；源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，同时具有该第二导电类型；栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；第一场板栅极结构，形成为与该第一栅极结构的一部分重叠，并且电性耦接至该栅极结构；以及第二场板栅极结构，与该第一场板栅极结构隔开；其中，该第一场板栅极结构具有第一底角，该第一底角位于该第二场板栅极结构旁并且低于该栅极结构的顶面；其中，该第二场板栅极结构具有第二底角，位于该第一底角旁并对齐该第一底角，其中该第一底角和该第二底角没有与任何硅化物和栅极结构接触。其中，该第二场板栅极结构与该栅极结构、该第一场板栅极结构、该第一掺杂区及该第二掺杂区电性隔离。其中，进一步包括：假性栅极结构，由该第二场板栅极结构覆盖并且延伸至该第二掺杂区；其中，该假性栅极结构的顶面对齐该栅极结构的顶面。其中，该第一场板栅极结构电性耦接至该栅极结构，该第二场板栅极结构电性耦接该栅极结构，该假性栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。本专利技术实施例的有益效果是：本专利技术实施例的半导体器件，利用至少两个栅极(如场板栅极)结构来延伸该半导体器件的栅极结构与漏极掺杂区之间的横向距离，从而提高该半导体器件的工作电压；同时，该两个栅极结构之间的间隔中没有形成任何硅化物和栅极结构，从而在制造该半导体器件时，无需增加额外的掩膜(mask)。附图说明通过阅读接下来的详细描述以及参考附图所做的示例，可以更容易地理解本专利技术，其中：图1～6为根据本专利技术实施例的用来示意半导体器件的形成方法的各个中间阶段的剖面示意图；图7为根据本专利技术一些实施例的半导体器件的剖面示意图。具体实施方式以下描述为实现本专利技术的较佳方式。该描述仅作为说明本专利技术一般原理的目的，而不应视为限制。本专利技术的范围最好通过参考权利要求来确定。本专利技术实施例提供了一种半导体器件，例如功率MOS(Metal-Oxide-Semic本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。

【技术特征摘要】
2016.03.11 US 62/306,661;2016.09.02 US 62/382,804;1.一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。2.如权利要求1所述的半导体器件，其特征在于，该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。3.如权利要求1所述的半导体器件，其特征在于，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。4.如权利要求1所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。5.如权利要求4所述的半导体器件，其特征在于，没有任何栅极结构覆盖该第三栅极结构。6.如权利要求1所述的半导体器件，其特征在于，该第二栅极结构具有第一底面和第二底面，其中该第一底面与该第一栅极结构接触，该第二底面与该第三栅极结构的底面对齐。7.如权利要求6所述的半导体器件，其特征在于，进一步包括：第四栅极结构，位于该第一阱掺杂区上并且相邻于第二掺杂区；其中，该第三栅极结构与该第四栅极结构的一部分重叠。8.如权利要求7所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构；该第三栅极结构电性耦接至该第一栅极结构；该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电压；以及该第二掺杂区电性耦接至漏极电源电压。9.如权利要求7所述的半导体器件，其特征在于，该第三栅极结构具有第三底面和第四底面，其中该第三底面接触该第四栅极结构并且对齐于该第一底面，该第四底面对齐该第二底面和该第四栅极结构的底面。10.如权利要求7所述的半导体器件，其特征在于，该第四栅极结构的顶面与该第一栅极结构的顶面对齐。11.一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并...

【专利技术属性】
技术研发人员：胡楚威，林振华，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71