半导体器件制造技术

本发明专利技术实施例提供了一种半导体器件，能够高电压工作。其包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。

semiconductor device

The embodiment of the invention provides a semiconductor device capable of working at high voltage. It includes a semiconductor substrate having a first conductivity type wells; the first doped region is formed on the semiconductor substrate, and has a second conductive type opposite to the first conductive type; the first doping area is formed on the first well doped region, and has the second conductivity type; the second doped region is formed in the the first well doped region, and separated from the first doped region, and has the second conductivity type; a first gate structure is formed on the first well doped region adjacent to the first and second doped region; a gate structure is formed on the first side of the gate structure, and adjacent to the second doped region and a third gate; the structure, formed to overlap with the first part of a portion of the first gate structure and the second gate structure.

【技术实现步骤摘要】
半导体器件
本专利技术涉及集成电路，尤其涉及一种能够高电压(高压)工作的半导体器件。
技术介绍
近年来，随着对高压器件(诸如功率半导体器件)的需求增加，业界对应用于高压器件中的HVMOSFET(High-VoltageMetal-Oxide-SemiconductorFieldEffectTransistors，高电压金属氧化物半导体场效应晶体管)的研究已越来越有兴趣。在各种类型的HVMOSFET中，一般经常使用诸如LDMOS(LateralDoubleDiffusedMetal-Oxide-Semiconductor，横向扩散金属氧化物半导体)等半导体器件。但是，随着半导体制造的发展，用于高压器件的HVMOSFET的崩溃电压(breakdownvoltage)需要进一步加强。如此，由于持续对高压器件的半导体制造的需要，因此需要可靠的具有增强的崩溃电压的高压MOSFET来满足设备性能要求，该高压MOSFET用于高压器件。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体器件，能够支持高电压工作。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。其中，该第一阱掺杂区的顶面中位于该第一掺杂区和该第二掺杂区之间的部分由该第一、第二和第三栅极结构完全地覆盖。其中，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中，并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中；其中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。其中，该第三栅极结构的介电层接触该第一栅极结构的第一导电层，以及接触该第二栅极结构的第二导电层。其中，该第三栅极结构电性耦接至该第一栅极结构。其中，该第二栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。其中，该第一掺杂区与该第二掺杂区之间的距离大于该第一栅极结构和该第二栅极结构之间的距离。其中，进一步包括：第四栅极结构，形成于该第三栅极结构的旁边并且邻近该第二掺杂区；其中，该第四栅极结构与该第二栅极结构的第二部分重叠，该第二部分不同于该第一部分。其中，该第四栅极结构电性浮接。其中，该第三栅极结构的顶面与该第四栅极结构的顶面对齐。其中，进一步包括：第五栅极结构，形成于该第二栅极结构的旁边并且相邻于该第二掺杂区；其中，该第四栅极结构与该第二栅极结构和该第五栅极结构均重叠。其中，该第四栅极结构电性耦接至该第一栅极结构和该第三栅极结构，其中该第五栅极结构电性浮接。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，并且与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，设置为邻近该第二掺杂区并且与该第一栅极结构分开；以及第三栅极结构，覆盖该第一栅极结构与该第二栅极结构；其中，该第三栅极结构的底面的第一部分与该第一栅极结构的顶面接触，该第三栅极结构的底面的第二部分与该第二栅极结构的顶面接触。其中，该第一栅极结构的顶面与该第二栅极结构的顶面共平面。其中，该第三栅极结构包括：第一侧壁和相对于该第一侧壁的第二侧壁，其中该第一侧壁直接位于该第一栅极结构上，该第二侧壁直接位于该第二栅极结构上。其中，该第一阱掺杂区的位于该第一掺杂区和该第二掺杂区之间的顶面由该第一、第二和第三栅极结构完全地覆盖。其中，该第三栅极结构电性耦接至该第一栅极结构；该第二栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。其中，进一步包括：第四栅极结构，覆盖该第二栅极结构的一部分和该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的部分；其中，该第三栅极结构的顶面对齐该第四栅极结构的顶面。其中，该第三栅极结构电性耦接至该第一栅极结构；以及该第二栅极结构和该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。其中，进一步包括：第四栅极结构；第五栅极结构，形成于该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的顶面上；其中，该第四栅极结构覆盖该第二栅极结构的一部分以及该第五栅极结构的一部分。其中，该第四栅极结构电性耦接至该第一和第三栅极结构；以及该第二栅极结构和该第五栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。本专利技术实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，并且具有该第二导电类型；栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；第一延伸栅极结构，形成为覆盖该栅极结构并且电性耦接至该源极掺杂区；以及第一假性栅极结构，覆盖该第一阱掺杂区的位于该第一延伸栅极结构和该漏极掺杂区之间的部分，使得该第一延伸栅极结构通过该第一假性栅极结构脱离该漏极掺杂区。其中，该栅极结构的顶面与该第一假性栅极结构的顶面共平面，而与该第一延伸栅极结构的顶面不共平面。其中，进一步包括：第二延伸栅极结构，覆盖该第一假性栅极结构的一部分，以及覆盖该第一阱掺杂区的位于该第一假性栅极结构和漏极掺杂区之间的部分。其中，进一步包括：第二假性栅极结构，形成于该第一假性栅极结构和该漏极掺杂区之间，并且被该第二延伸栅极结构覆盖，其中，该栅极结构电性耦接至该第一和第二延伸栅极结构。本专利技术实施例的有益效果是：本专利技术实施例，通过第二和第三栅极结构来延长第一栅极结构和第二掺杂区之间的距离，从而使得半导体器件能够高压工作。附图说明通过阅读接下来的详细描述以及参考附图所做的示例，可以更容易地理解本专利技术，其中：图1～6为根据本专利技术实施例的用来示意半导体器件的形成方法的各个中间阶段的剖面示意图；图7为根据本专利技术一些实施例的半导体器件的剖面示意图；图8为根据本专利技术一些实施例的半导体器件的剖面示意图。具体实施方式以下描述为实现本专利技术的较佳方式。该描述仅用来说明本专利技术的一般原理，而不应视为限制。本专利技术的范围最好通过参考权利要求来确定。本专利技术实施例提供了一种半导体器件。该半导体器件可以包括：功率MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管。该半导体器件利用场板栅极(fieldplategate)结构及假性栅极(dummygate)结构来扩大功率MOS晶本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。

【技术特征摘要】
2016.03.11 US 62/306,661;2016.09.02 US 62/382,804;1.一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。2.如权利要求1所述的半导体器件，其特征在于，该第一阱掺杂区的顶面中位于该第一掺杂区和该第二掺杂区之间的部分由该第一、第二和第三栅极结构完全地覆盖。3.如权利要求1所述的半导体器件，其特征在于，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中，并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中；其中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。4.如权利要求1所述的半导体器件，其特征在于，该第三栅极结构的介电层接触该第一栅极结构的第一导电层，以及接触该第二栅极结构的第二导电层。5.如权利要求1所述的半导体器件，其特征在于，该第三栅极结构电性耦接至该第一栅极结构。6.如权利要求1所述的半导体器件，其特征在于，该第二栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。7.如权利要求1所述的半导体器件，其特征在于，该第一掺杂区与该第二掺杂区之间的距离大于该第一栅极结构和该第二栅极结构之间的距离。8.如权利要求1所述的半导体器件，其特征在于，进一步包括：第四栅极结构，形成于该第三栅极结构的旁边并且邻近该第二掺杂区；其中，该第四栅极结构与该第二栅极结构的第二部分重叠，该第二部分不同于该第一部分。9.如权利要求8所述的半导体器件，其特征在于，该第四栅极结构电性浮接。10.如权利要求8所述的半导体器件，其特征在于，该第三栅极结构的顶面与该第四栅极结构的顶面对齐。11.如权利要求8所述的半导体器件，其特征在于，进一步包括：第五栅极结构，形成于该第二栅极结构的旁边并且相邻于该第二掺杂区；其中，该第四栅极结构与该第二栅极结构和该第五栅极结构均重叠。12.如权利要求11所述的半导体器件，其特征在于，该第四栅极结构电性耦接至该第一栅极结构和该第三栅极结构，其中该第五栅极结构电性浮接。13.一种半导体器件，其特征在于，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，并且与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，设置为邻近该第二掺杂区并且与该第一栅极结构分开；以及第三栅极结构，覆盖该第一栅极结构与该...

【专利技术属性】
技术研发人员：林振华，季彦良，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71