一种提高通用存储器芯片走线的静电释放能力的方法技术

本发明专利技术涉及芯片走线的静电释放能力，尤其涉及通用存储器芯片的走线的静电释放能力方法。本发明专利技术的提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，于双层PCB板上设置通用存储器芯片的第一电路走线布局，第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；第一接地回路设置于第一电路走线布局的外围，以隔离静电能量。本发明专利技术将通用存储器芯片的各走线的间距由传统的10mil缩小至4mil～8mil，减小了双层PCB板的面积，从而留出了足够的空间给接地回路做隔离，防止静电释放能量进入。

Method for improving electrostatic releasing capability of universal memory chip line

The invention relates to the electrostatic release capability of chip routing, in particular to the electrostatic discharge capability of a general memory chip. The method of the invention improves general memory chip electrostatic line release ability, applied to double PCB plate, the first circuit in the double PCB board is provided with a common memory chip layout, the first circuit layout by the first address line, the first line of instructions, the first data line and the first grounding circuit, first. The first line, the command line, the distance between the first data line and the first grounding circuit is arranged in the 4mil ~ 8mil; the first grounding circuit is arranged on the first circuit peripheral line layout, to isolate the electrostatic energy. The present invention will go line spacing general memory chip from traditional 10mil reduced to 4mil ~ 8mil, reduced the double-layer PCB board area, thus leaving enough space to ground loop isolation, prevention of ESD energy into.

【技术实现步骤摘要】
一种提高通用存储器芯片走线的静电释放能力的方法
本专利技术涉及芯片走线的静电释放能力，尤其涉及一种通用存储器芯片的走线的静电释放能力方法。
技术介绍
静电对PCB板上的芯片可以产生三个危害：①吸引或排斥(吸附灰尘)；②与大地有电位差(可高达几万伏特，造成半导体器件的介质击穿)；③会产生放电电流：静电的能量虽然较小，但是放电过程十分短暂，往往是一瞬间就完成，只能提供爆炸性的击穿能量，会产生极大的破坏力。为了避免静电释放对PCB板上的芯片所带来的危害，传统的提高通用存储器芯片的走线的静电释放能力的方法有：(1)如图1所示，将通用存储器芯片走线的地址线，指令线以及数据线串接电阻；PCB板上芯片的各走线之间的间距设置为10mil～12mil；使用大面积的双层PCB板来增加串接的电阻或者加强电源以及接地回路的面积；(2)在片上系统和通用存储器芯片的外围增加屏蔽罩。但是上述第一种方法需要占用较大面积的PCB板，这种PCB板的尺寸都在90mm*90mm以上，从而带来成本的上升。而第二种通过增加屏蔽罩的方法，其抗静电释放的能力比较差，并没有明显的抗静电释放的能力的优势。
技术实现思路
针对目前通用存储器芯片的走线存在的静电释放问题，本专利技术提供一种提高通用存储器芯片走线的静电释放能力的方法。本专利技术解决技术问题所采用的技术方案为：一种提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，于所述双层PCB板上设置所述通用存储器芯片的第一电路走线布局，所述第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，所述第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；所述第一接地回路设置于所述第一电路走线布局的外围，以隔离静电能量。优选的，所述第一地址线，所述第一指令线，所述第一数据线和所述第一接地回路之间的间距设置为4mil。优选的，所述双层PCB板的长度不大于90mm。优选的，所述双层PCB板的长度为90mm。优选的，所述双层PCB板的宽度不大于90mm。优选的，所述双层PCB板的宽度为90mm。优选的，所述双层PCB的长度大于90mm，所述双层PCB板的宽度大于90mm。优选的，于所述双层PCB板上设置一片上系统的第二电路走线布局，所述第二电路走线布局包括第二地址线，第二指令线，第二数据线和第二接地回路。优选的，所述第一地址线连接所述第二地址线，所述第一指令线连接所述第二指令线，所述第一数据线连接所述第二数据线。优选的，所述第一接地回路和所述第二接地回路为同一接地回路。本专利技术的有益效果：本专利技术通过将通用存储器芯片的电路走线布局的间距由传统的10mil缩小至4mil～8mil，不仅减小了双层PCB板的面积，从而为电路走线布局的外围布线留出了足够的空间给接地回路做隔离，防止了静电释放能量进入，提高了PCB板上的信号承受高电压的能力。附图说明图1为现有技术中的通用存储器芯片的电路走线布局的示意图。图2为本专利技术的实施例的通用存储器芯片的电路走线布局的示意图。具体实施方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。如图2所示，本专利技术的一种提高通用存储器芯片2走线的静电释放能力的方法，应用于双层PCB板，于双层PCB板上设置通用存储器芯片2的第一电路走线布局，第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路4组成，第一地址线，第一指令线，第一数据线和第一接地回路4之间的间距3设置在4mil～8mil之间；第一接地回路4设置于第一电路走线布局的外围，以隔离静电能量。本专利技术的实施例如图2所示，通过将通用存储器芯片2的第一电路走线布局中的第一地址线，第一指令线，第一数据线和第一接地回路4的布线间距3设置为4mi～8mil之间，从而缩小了双层PCB的面积，为第一电路走线布局的外围留出了足够的空间给第一接地回路4做隔离，防止了能量从外围进入。本专利技术优选的实施例，第一地址线，第一指令线和第一数据线和第一接地回路4之间的间距3设置为4mil。当第一地址线，第一指令线，第一数据线和第一接地回路4之间的间距3设置为4mil时，不仅能够进一步缩小双层PCB板的面积，还能够提高各个布线的信号所承受的静电电压的能力。因为本实施例经过试验证明，当对双层PCB板上的通用存储器芯片2的各走线通过静电枪进行静电释放能力的打击时，该实施例的方法能够将裸PCB板的信号所能承受的电压提高至5KV，而传统的各走线间距3设置为10mil的双层PCB所能承受的电压仅有2KV。本专利技术优选的实施例，双层PCB板的长度不大于90mm。本专利技术优选的实施例，双层PCB板的长度为90mm。本专利技术优选的实施例，双层PCB板的宽度不大于90mm。本专利技术优选的实施例，双层PCB板的宽度为90mm。本专利技术优选的实施例，双层PCB的长度大于90mm，双层PCB板的宽度大于90mm。传统的双层PCB板由于在通用存储器芯片2的各走线上串接了电阻，并且各走线的间距3也相对而言设置的比较宽，很难达到本专利技术优选的实施例的双层PCB板的长度和宽度。本专利技术优选的实施例，于双层PCB板上设置一片上系统1的第二电路走线布局，第二电路走线布局包括第二地址线，第二指令线，第二数据线和第二接地回路4。本专利技术优选的实施例，第一地址线连接第二地址线，第一指令线连接第二指令线，第一数据线连接第二数据线。本专利技术优选的实施例，第一接地回路4和第二接地回路4为同一接地回路4。以上所述仅为本专利技术较佳的实施例，并非因此限制本专利技术的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本专利技术说明书及图示内容所做出的等同替换和显而易见的变化所得到的方案，均应当包含在本专利技术的保护范围内。本文档来自技高网...

【技术保护点】
一种提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，其特征在于，于所述双层PCB板上设置所述通用存储器芯片的第一电路走线布局，所述第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，所述第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；所述第一接地回路设置于所述第一电路走线布局的外围，以隔离静电能量。

【技术特征摘要】
1.一种提高通用存储器芯片走线的静电释放能力的方法，应用于双层PCB板，其特征在于，于所述双层PCB板上设置所述通用存储器芯片的第一电路走线布局，所述第一电路走线布局由第一地址线，第一指令线，第一数据线和第一接地回路组成，所述第一地址线，第一指令线，第一数据线和第一接地回路之间的间距设置在4mil～8mil之间；所述第一接地回路设置于所述第一电路走线布局的外围，以隔离静电能量。2.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述第一地址线，所述第一指令线，所述第一数据线和所述第一接地回路之间的间距设置为4mil。3.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的长度不大于90mm。4.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方法，其特征在于，所述双层PCB板的长度为90mm。5.根据权利要求1所述的提高通用存储器芯片的走线的静电释放能力的方...

【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：晶晨半导体上海有限公司，
类型：发明
国别省市：上海,31