具有双沟道的半导体器件、互补半导体器件及其制造方法技术

本发明专利技术实施例提供了具有双沟道的半导体器件，该半导体器件包括共享掩埋栅极柱的第一部分和第二部分。该掩埋栅极柱从衬底的第一表面朝向与第一表面相对的第二表面延伸。第一部分包括掩埋栅极柱、位于掩埋栅极柱的第一侧壁处的第一栅极介电层和位于第一栅极介电层旁边的第一掺杂区域集。在第一栅极介电层和第一掺杂区域集之间的衬底中提供第一沟道。第二部分包括掩埋栅极柱、位于掩埋栅极柱的第二侧壁处的第二栅极介电层和位于第二栅极介电层旁边的第二掺杂区域集。在第二栅极介电层和第二掺杂区域集之间的衬底中提供第二沟道。本发明专利技术实施例涉及具有双沟道的半导体器件、互补半导体器件及其制造方法。

【技术实现步骤摘要】
具有双沟道的半导体器件、互补半导体器件及其制造方法
本专利技术实施例涉及具有双沟道的半导体器件、互补半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。在这种增长过程中，通常通过器件部件尺寸增加器件的功能密度。这种按比例缩小工艺通常通过提高生产效率、降低成本和/或改进性能来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC制造中的类似发展。
技术实现思路
根据本专利技术的一个实施例，提供了一种具有双沟道的半导体器件，包括：第一部分和第二部分，共享从衬底的第一表面朝向与所述第一表面相对的第二表面延伸的掩埋栅极柱，其中：所述第一部分嵌入在所述衬底内并且还包括：第一栅极介电层，位于所述掩埋栅极柱的第一侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；和第一掺杂区域集，位于所述第一栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第一栅极介电层和所述第一掺杂区域集之间的所述衬底中提供第一沟道；以及所述第二部分嵌入在所述衬底内并且还包括：第二栅极介电层，位于所述掩埋栅极柱的第二侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；以及第二掺杂区域集，位于所述第二栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第二栅极介电层和所述第二掺杂区域集之间的所述衬底中提供第二沟道。根据本专利技术的另一实施例，还提供了一种互补半导体器件，包括：第一金属氧化物半导体器件，具有第一导电类型的并且嵌入在衬底中的第一沟道和第二沟道，其中，所述第一沟道和所述第二沟道位于第一掩埋栅极柱的两侧处的衬底中，并且所述第一掩埋栅极柱从所述衬底的第一表面朝向与所述第一表面相对的第二表面延伸；第二金属氧化物半导体器件，具有第二导电类型的并且嵌入在所述衬底中的第三沟道和第四沟道，其中，所述第三沟道和所述第四沟道位于第二掩埋栅极柱的两侧处的所述衬底中，并且所述第二掩埋栅极柱从所述衬底的所述第一表面朝向所述第二表面延伸。根据本专利技术的又一实施例，还提供了一种制造具有双沟道的半导体器件的方法，包括：形成相同导电类型的两个掺杂块，其中，所述掺杂块从衬底的第一表面朝向与所述第一表面相对的第二表面延伸，并且所述掺杂块沿着一方向布置；形成沟槽壁，所述沟槽壁从所述衬底的所述第一表面朝向所述第二表面延伸，所述沟槽壁沿着所述方向布置并且将掺杂区域分成第一掺杂区域集和第二掺杂区域集；在所述沟槽壁中形成介电结构；在所述介电结构中形成栅极孔，其中，所述栅极孔位于所述第一掺杂区域集和所述第二掺杂区域集之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；在所述衬底的由所述栅极孔的两个侧壁暴露的表面上形成两个栅极介电层；以及在所述栅极孔中的所述两个栅极介电层之间形成掩埋栅极柱。附图说明图1是根据本专利技术的一些实施例的示出具有掩埋栅极柱的半导体器件的制造方法的流程图。图2A至图2N是根据本专利技术的一些实施例的示出具有掩埋栅极柱的半导体器件的制造方法的顶视图。图3A是根据本专利技术的一些实施例的示出部分第一半导体器件的立体图。图3B是根据本专利技术的一些实施例的示出第一半导体器件的立体图。图4A是根据本专利技术的一些实施例的示出部分第二半导体器件的立体图。图4B是根据本专利技术的一些实施例的示出第二半导体器件的立体图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1是根据本专利技术的一些实施例的示出具有掩埋栅极柱的半导体器件的制造方法的流程图。图2A至图2N是根据本专利技术的一些实施例的示出具有掩埋栅极柱的半导体器件的制造方法的顶视图。参照图1和图2A，在步骤S10中，提供了衬底10。例如，衬底10是半导体衬底。在一些实施例中，衬底10由硅或其它半导体材料制成。可选地或额外地，衬底10包括诸如锗、镓、砷或其它合适的半导体材料的其它元素半导体材料。在一些实施例中，衬底10还可以包括诸如各个掺杂区域、掩埋层和/或外延层的其它部件。此外，在一些实施例中，衬底10由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。此外，衬底10可以是诸如绝缘体上硅(SOI)或蓝宝石上硅的绝缘体上半导体。之后，参照图1和图2A，在步骤S12中，在衬底10中形成隔离结构12。隔离结构12利用诸如硅局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术电隔离各个区域。如果隔离区域由STI制成，则STI区域包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。在一些实例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。在一些实施例中，隔离结构12将衬底10分成多个区域14A至14F。区域14A、14C和14E沿着第一方向D1布置，并且区域14B、14D和14F沿着第一方向D1布置。区域14A和14B沿着第二方向D2布置，区域14C和14D沿着第二方向D2布置并且区域14E和14F沿着第二方向布置。在一些实施例中，区域14A和14F布置为阵列。区域14A、14C和14E布置在第一行，并且区域14B、14D和14F布置在第二行。区域14A和14B布置在第一列，区域14C和14D布置在第二列并且区域14E和14F布置在第三列。随后，参照图1和图2E，在步骤S14中，在区域14A中形成掺杂块集(即，掺杂块16A1和16A2)。掺杂块16A1和16A2从衬底10的第一表面S1朝向与第一表面S1相对的第二表面S2延伸。掺杂块16A1和16A2沿着第一方向D1布置并且彼此分隔开一距离。掺杂块16A1和16A2也通过隔离结构12与邻近的区域14B或14C分隔开。类似地，在区域14B中形成掺杂块集(即，掺杂块16B1和16B2)。相同的布置应用于区域14C至14F。在一些实施例中，在相同导电类型的区域14A至14C中形成掺杂区域16A1、16A2、16B1、16B2、16C1和16C2。在相同导电类型的区域14D至14F中形成掺杂区域16D1、16D2、16E1、16E2、16F1和16F2。在一些实施例中，例如，掺杂区域16A1、16A2、16B1、16B2、16C1和16C2掺杂有第一导电类型的掺杂剂，然而，例如，掺杂区域16D1、16D2、16E1、16E2、16F1和本文档来自技高网...

【技术保护点】
一种具有双沟道的半导体器件，包括：第一部分和第二部分，共享从衬底的第一表面朝向与所述第一表面相对的第二表面延伸的掩埋栅极柱，其中：所述第一部分嵌入在所述衬底内并且还包括：第一栅极介电层，位于所述掩埋栅极柱的第一侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；和第一掺杂区域集，位于所述第一栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第一栅极介电层和所述第一掺杂区域集之间的所述衬底中提供第一沟道；以及所述第二部分嵌入在所述衬底内并且还包括：第二栅极介电层，位于所述掩埋栅极柱的第二侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；以及第二掺杂区域集，位于所述第二栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第二栅极介电层和所述第二掺杂区域集之间的所述衬底中提供第二沟道。

【技术特征摘要】
2016.02.26 US 15/054,1341.一种具有双沟道的半导体器件，包括：第一部分和第二部分，共享从衬底的第一表面朝向与所述第一表面相对的第二表面延伸的掩埋栅极柱，其中：所述第一部分嵌入在所述衬底内并且还包括：第一栅极介电层，位于所述掩埋栅极柱的第一侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；和第一掺杂区域集，位于所述第一栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第一栅极介电层和所述第一掺杂区域集之间的所述衬底中提供第一沟道；以及所述第二部分嵌入在所述衬底内并且还包括：第二栅极介电层，位于所述掩埋栅极柱的第二侧壁和所述衬底之间并且从所述衬底的所述第一表面朝向所述第二表面延伸；以及第二掺杂区域集，位于所述第二栅极介电层旁边并且从所述衬底的所述第一表面朝向所述第二表面延伸，其中，在所述第二栅极介电层和所述第二掺杂区域集之间的所述衬底中提供第二沟道。2.根据权利要求1所述的具有双沟道的半导体器件，其中，所述第一掺杂区域集和所述第二掺杂区域集布置为阵列。3.根据权利要求2所述的具有双沟道的半导体器件，其中，所述第一掺杂区域集包括沿着第一方向布置的第一源极区域和第一漏极区域，以及所述第二掺杂区域集包括沿着所述第一方向布置的第二源极区域和第二漏极区域，其中，所述第一源极区域和所述第二源极区域沿着第二方向布置，并且所述第一漏极区域和所述第二漏极区域沿着所述第二方向布置。4.根据权利要求3所述的具有双沟道的半导体器件，还包括：介电结构，沿着所述第一方向布置、位于所述掩埋栅极柱的第三侧壁和第四侧壁旁边，并且将所述第一掺杂区域集和所述第二掺杂区域集分隔开。5.根据权利要求3所述的具有双沟道的半导体器件，还包括位于所述阵列旁边的隔离结构。6.根据权利要求3所述的具有双沟道的半导体器件，其中，所述第一掺杂区域集和所述第二掺杂区域集掺杂有相同导电类型的掺杂剂。7.一种互补半导体器件，包括：第一金属氧化物半导体器件，具有第一导电类型的并且嵌入在衬底中的第一沟道和第二沟道，其中，所述第一沟道和所述第二沟道位于第一掩埋栅极柱的两侧处的衬底中，并且所述第一掩埋栅极柱从所述衬底的第一表面朝向与所述第一表面相对的第二表面延伸；第二金属氧化物半导体器件，具有第二导电类型的并且嵌入在所述衬底中的第三沟道和第四沟道，其中，所述第三沟道和所述第四沟道位于第二掩埋栅极柱的两侧处的所述衬底中，并且所述第二掩埋栅极柱从所述衬底的所述第一表面朝向所述第二表面延伸。8.根据权利要...

【专利技术属性】
技术研发人员：林易钟，蒋振劼，郑志成，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71