移位寄存器单元、驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：起始单元；上拉节点控制单元；下拉节点控制单元；栅极驱动信号输出单元；第一电容单元；以及，上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下控制所述上拉节点与所述低电平输入端之间连接或断开。本发明专利技术可以实现栅极驱动信号稳定输出。

【技术实现步骤摘要】
移位寄存器单元、驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示驱动
，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
技术介绍
目前随着液晶面板业竞争趋于激烈，降低面板成本成为面板厂商的首选方法，其中GOA(GateOnArray，设置在阵列基板上的栅极驱动)电路的采用可以减少IC(IntegratedCircuit，集成电路)使用量，因此成为降低成本的一个直接的方法。噪声降低是GOA电路设计的一个考虑重点，现有的GOA电路输出噪声高、稳定性差。
技术实现思路
本专利技术的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的移位寄存器单元无法很好的对上拉节点和栅极驱动信号输出端进行降噪，从而无法实现栅极驱动信号的稳定有效输出的问题。为了达到上述目的，本专利技术提供了一种移位寄存器单元，包括：起始单元，分别与起始端和上拉节点连接；上拉节点控制单元，分别与所述上拉节点、第一时钟信号输入端和下拉节点连接；下拉节点控制单元，分别与所述第一时钟信号输入端、所述下拉节点、所述起始端和所述上拉节点连接；栅极驱动信号输出单元，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、低电平输入端和栅极驱动信号输出端连接；第一电容单元，连接于所述上拉节点和所述栅极驱动信号输出端之间；以及，上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下，控制所述上拉节点与所述低电平输入端之间连接或断开。实施时，本专利技术所述的移位寄存器单元还包括：第二电容单元，连接于所述下拉节点和所述低电平输入端之间，用于控制维持下拉节点的电位。实施时，所述栅极驱动信号输出单元具体用于在所述上拉节点和所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；所述移位寄存器单元还包括：起始信号输出单元，分别与所述第二时钟信号输入端、所述上拉节点、所述下拉节点、所述低电平输入端和起始信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下，控制所述起始信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；以及，第三电容单元，连接于所述上拉节点与所述起始信号输出端之间。实施时，所述降噪控制端与所述下拉节点连接；所述上拉节点降噪单元包括：上拉节点降噪晶体管，栅极与所述降噪控制端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。实施时，所述栅极驱动信号输出单元包括：第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；所述起始信号输出单元包括：第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述起始信号输出端连接；以及，第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述低电平输入端连接；所述第二电容单元包括：第一输出电容，第一端与所述第二栅极驱动信号输出晶体管的栅极连接，第二端与所述低电平输入端连接；以及，第二输出电容，第一端与所述第二起始信号输出晶体管的栅极连接，第二端与所述低电平输入端连接。实施时，所述上拉节点控制单元包括上拉控制节点；所述上拉节点控制单元还分别与高电平输入端和所述低电平输入端连接，用于当所述第一时钟信号输入端输入高电平时控制所述上拉控制节点与所述低电平输入端连接，当所述下拉节点的电位为高电平时控制所述上拉控制节点与所述低电平输入端连接，并在所述高电平输入端的控制下控制所述上拉控制节点与所述上拉节点连接。实施时，所述上拉节点控制单元包括：第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；以及，第三上拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述上拉节点连接，第二极与所述上拉控制节点连接。实施时，所述起始单元用于当所述起始端输入高电平时控制所述上拉节点的电位为高电平；所述下拉节点控制单元包括下拉控制节点；所述下拉节点控制单元还与高电平输入端和所述低电平输入端连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述低电平输入端连接，当所述起始端输入高电平时控制所述下拉节点与所述低电平输入端连接，当所述第一时钟信号输入端输入高电平时控制所述下拉控制节点的电位为高电平，并在所述高电平输入端的控制下控制所述下拉控制节点与所述下拉节点连接。实施时，所述下拉节点控制单元包括：第一下拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；第二下拉节点控制晶体管，栅极与所述起始端连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；第三下拉节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，第四下拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节点连接。实施时，本专利技术所述的移位寄存器单元还包括：复位单元，分别与复位端和所述下拉控制节点连接，用于在所述复位端的控制下控制所述下拉控制节点的电位。本专利技术还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期，在第一阶段，第一时钟信号输入端和第二时钟信号输入端都输入低电平，在起始端的控制下，起始单元控制上拉节点与所述起始端连接，从而通过所述起始端为第一电容单元充电，使得所述上拉节点的电位为高电平；在所述起始端和所述上拉节点的控制下，下拉节点控制单元控制使得下拉节点的电位为低电平；栅极驱动信号输出单元在所述上拉节点的控制下控制栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出低电平；在降噪控制端的控制下，上拉节点降噪单元控制所述上拉节点与低电平输入端之间断开；在第二阶段，所述第一时钟信号输入端输入低电平，所述第二时钟信号输入端输入高电平，所述第一电容单元自举拉升所述上拉节点的电位；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端连接，从而使得所述栅极驱动信号输出端输出高电平；在所述降噪控制端的控制下，所述上拉节点降噪单元控制所述上拉节点与所述低电平输入端之间断开；在第三阶段，所述第一时钟信号输入端和所述第二时钟信号输入端都输入低电平，由于所述第二时钟信号输入端变为输入低电平，由于所述第一电容单元的作用，使得所述上拉节点的电位跳变到所述上拉节点在第一阶段的电位，所述上拉节点的电位仍为高电平；在所述上拉节点的控制下，所述下拉节点控制单元继续控制使得所述下拉节点的电位为低电平；所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括：起始单元，分别与起始端和上拉节点连接；上拉节点控制单元，分别与所述上拉节点、第一时钟信号输入端和下拉节点连接；下拉节点控制单元，分别与所述第一时钟信号输入端、所述下拉节点、所述起始端和所述上拉节点连接；栅极驱动信号输出单元，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、低电平输入端和栅极驱动信号输出端连接；第一电容单元，连接于所述上拉节点和所述栅极驱动信号输出端之间；以及，上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下，控制所述上拉节点与所述低电平输入端之间连接或断开。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：起始单元，分别与起始端和上拉节点连接；上拉节点控制单元，分别与所述上拉节点、第一时钟信号输入端和下拉节点连接；下拉节点控制单元，分别与所述第一时钟信号输入端、所述下拉节点、所述起始端和所述上拉节点连接；栅极驱动信号输出单元，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、低电平输入端和栅极驱动信号输出端连接；第一电容单元，连接于所述上拉节点和所述栅极驱动信号输出端之间；以及，上拉节点降噪单元，分别与降噪控制端、所述上拉节点和所述低电平输入端连接，用于在所述降噪控制端的控制下，控制所述上拉节点与所述低电平输入端之间连接或断开。2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：第二电容单元，连接于所述下拉节点和所述低电平输入端之间，用于控制维持下拉节点的电位。3.如权利要求2所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元具体用于在所述上拉节点和所述下拉节点的控制下，控制所述栅极驱动信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；所述移位寄存器单元还包括：起始信号输出单元，分别与所述第二时钟信号输入端、所述上拉节点、所述下拉节点、所述低电平输入端和起始信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下，控制所述起始信号输出端与所述第二时钟信号输入端或所述低电平输入端连接；以及，第三电容单元，连接于所述上拉节点与所述起始信号输出端之间。4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述降噪控制端与所述下拉节点连接；所述上拉节点降噪单元包括：上拉节点降噪晶体管，栅极与所述降噪控制端连接，第一极与所述上拉节点连接，第二极与所述低电平输入端连接。5.如权利要求3所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元包括：第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；所述起始信号输出单元包括：第一起始信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述起始信号输出端连接；以及，第二起始信号输出晶体管，栅极与所述下拉节点连接，第一极与所述起始信号输出端连接，第二极与所述低电平输入端连接；所述第二电容单元包括：第一输出电容，第一端与所述第二栅极驱动信号输出晶体管的栅极连接，第二端与所述低电平输入端连接；以及，第二输出电容，第一端与所述第二起始信号输出晶体管的栅极连接，第二端与所述低电平输入端连接。6.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述上拉节点控制单元包括上拉控制节点；所述上拉节点控制单元还分别与高电平输入端和所述低电平输入端连接，用于当所述第一时钟信号输入端输入高电平时控制所述上拉控制节点与所述低电平输入端连接，当所述下拉节点的电位为高电平时控制所述上拉控制节点与所述低电平输入端连接，并在所述高电平输入端的控制下控制所述上拉控制节点与所述上拉节点连接。7.如权利要求6所述的移位寄存器单元，其特征在于，所述上拉节点控制单元包括：第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉控制节点连接，第二极与所述低电平输入端连接；以及，第三上拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述上拉节点连接，第二极与所述上拉控制节点连接。8.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述起始单元用于当所述起始端输入高电平时控制所述上拉节点的电位为高电平；所述下拉节点控制单元包括下拉控制节点；所述下拉节点控制单元还与高电平输入端和所述低电平输入端连接，用于当所述上拉节点的电位为高电平时控制所述下拉节点与所述低电平输入端连接，当所述起始端输入高电平时控制所述下拉节点与所述低电平输入端连接，当所述第一时钟信号输入端输入高电平时控制所述下拉控制节点的电位为高电平，并在所述高电平输入端的控制下控制所述下拉控制节点与所述下拉节点连接。9.如权利要求8所述的移位寄存器单元，其特征在于，所述下拉节点控制单元包括：第一下拉节点控制晶体管，栅极与所述上拉控制节点连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；第二下拉节点控制晶体管，栅极与所述起始端连接，第一极与所述下拉节点连接，第二极与所述低电平输入端连接；第三下拉节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，第四下拉节点控制晶体管，栅极与所述高电平输入端连接，第一极与所述下拉控制节点连接，第二极与所述下拉节...

【专利技术属性】
技术研发人员：黄飞，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11