用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和系统技术方案

本发明专利技术提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和系统。通过使用具有减小的少数载流子寿命的材料作为嵌在阵列内的阴极线来减小单元之间的电气干扰效应。还通过形成阴极线内的势阱或阴极线中的单侧势垒来减小干扰效应。

Method and system for reducing electrical interference effects between thyristor memory cells using buried metal cathode lines

The present invention provides methods and systems for reducing the electrical interference effects between thyristor memory cells in a memory array. The electrical interference effect between the units is reduced by using a material having a reduced minority carrier lifetime as a cathode line embedded in the array. Interference effects are also reduced by forming a potential barrier in the cathode line or a single barrier in the cathode line.

【技术实现步骤摘要】
用于使用掩埋金属阴极线来减小晶闸管存储器单元之间的电气干扰效应的方法和系统相关申请的交叉引用本专利申请要求2016年2月8日提交且标题为“HighDensityVerticalThyristorMemoryCellandMemoryArrayUsingaHeterostructureCathode”的美国临时专利申请No.62/292,547和2016年2月25日提交且标题为“VerticalCross-PointThyristorMemoryCellandMemoryArraywithBuriedMetalAccessLines”的美国临时专利申请No.62/300,015的优先权。
本文所述的公开内容涉及用于信息存储的半导体器件。半导体器件可以用作易失性存储器，例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
技术介绍
1-晶体管/1-电容器(1T1C)单元是在刚过去的30年来在DRAM器件中使用的最主要的存储器单元。位密度通过光刻缩放和不断增加的工艺复杂度而每三年翻两番。维持足够高的电容值和低晶体管漏电流已经成为进一步缩放的主要问题。已经提出了替代的DRAM单元以克服常规1T1CDRAM技术的缩放挑战。这些替代的DRAM单元被描述如下。浮体DRAM(FBDRAM)是在绝缘体上硅(SOI)(Okhonin,S.等人的“ASOIcapacitor-less1T-DRAMconcept”,SOIConference,2001IEEEInternational.IEEE,2001.)上或在具有掩埋的n-注入剂的三阱(Ranica,R.等人的“Aonetransistorcellonbulksubstrate(1T-Bulk)forlow-costandhighdensityeDRAM”,VLSITechnology,2004.DigestofTechnicalPapers.2004Symposiumon.IEEE,2004.)中构建的单金属氧化物半导体场效应晶体管(MOSFET)。该技术仍然要解决它的数据保持问题，特别是在缩放的尺寸下。已经基于pnpn晶闸管的负微分电阻(NDR)行为提出了各种单元设计。可以在这些设计中使用有源或无源栅极以用于在切换速度、保持泄漏或操作电压之间折衷。如由美国专利No.6,462,359描述的薄电容耦合晶闸管(TCCT)是在SOI衬底上构造的横向pnpn晶闸管，并具有耦合栅极以增大切换速度。由于它的横向2D设计和对栅极的需要，单元尺寸可以比1T1C单元(其为大约6-8F2)大得多。最近，Liang在美国专利No.9,013,918中描述了pnpn晶闸管单元，其被构造在硅衬底的顶部上并在正向和反向击穿状况中操作以用于将数据写到单元中。在标准CMOS过程的后段使用外延或化学气相沉积(CVD)处理的半导体层增加了可能降低已经在制造工艺的早期(例如在前段处理期间)在衬底上制造的器件的性能和产量的热循环和蚀刻步骤。此外，在击穿状况中操作的pnpn器件可能在过程控制中并且还在功率消耗中提出挑战。此外，取决于击穿机制(例如隧穿击穿、雪崩击穿等)，由于部件材料的物理降级，在击穿状况中的操作可以对切换的长期可靠性和这些存储器器件的数据保持提出挑战。因此，需要一种紧凑单元和阵列设计，其不仅小且可靠，还易于集成和制造。
技术实现思路
布置在交叉点阵列中的垂直提供了用于在本公开的
技术介绍
中描述的挑战的有前途的解决方案。在本文提供了用于减小在存储器阵列中的晶闸管存储器单元之间的电气干扰效应的方法和系统。在一些实施例中，连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线由减小阴极内的少数载流子寿命以减小在第一晶闸管和第二晶闸管之间的电气干扰效应的材料组成。材料可以具有高导电性，以便提高晶闸管存储器单元的交叉点阵列的操作性能。在一些实施例中，势阱可以在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内形成以约束少数载流子，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。可以通过与势阱的电接触来从势阱收集少数载流子。在一些实施例中，单侧势垒可以形成在连接交叉点存储器阵列内的第一晶闸管和第二晶闸管的阴极线内，以使少数载流子转向到衬底接触部，以便减小在第一晶闸管和第二晶闸管之间的电气干扰效应。在一些方面中，提供多个易失性存储器单元。多个易失性存储器单元包括具有第一阴极的第一硅晶闸管、具有第二阴极的第二硅晶闸管、由导体材料形成的连接第一硅晶闸管的第一阴极和第二硅晶闸管的第二阴极的第一阴极线、以及将第一硅晶闸管的第一部分与第二硅晶闸管的第二部分分开的第一隔离绝缘体区。隔离绝缘体区可以是由氧化硅形成的沟槽隔离。在一些实施例中，导体材料可以是由过渡金属形成的金属硅化物材料，包括来自周期表的第9族金属和第10族金属的至少其中之一。在一些实施例中，金属硅化物材料可以由过渡金属(包括钴、铂、钯和镍中的至少一个)形成。在一些实施例中，金属硅化物材料可以由在小于900摄氏度的温度下在硅化反应期间具有比硅更高的扩散度的过渡金属形成。在一些实施例中，第一阴极线可以是与第二金属硅化物区融合的第一金属硅化物区。在一些实施例中，第一硅晶闸管包括第一阳极，并且第二硅晶闸管包括第二阳极。第一阳极和第二阳极可以是通过外延生长工艺形成的单晶硅区。在一些方面中，提供用于形成多个易失性存储器单元的方法。该方法包括蚀刻包括第一导电类型(例如p型或n型)的第一半导体层、第二导电类型(例如n型或p型)的第二半导体层、第一导电类型的第三半导体层、第二导电类型的第四半导体层、和第二导电类型的第五半导体层的多个层，以形成包括第一半导体叠置体的多个半导体叠置体并将多个沟槽形成到在第四半导体层之下的深度。多个沟槽包括接近第一半导体叠置体的第一侧的第一沟槽和接近第一半导体叠置体的第二侧的第二沟槽。该方法包括在蚀刻之后在第一半导体叠置体的第三半导体层内形成第一导体区，以及在形成第一导体区之后在多个沟槽内形成隔离绝缘体区。在一些实施例中，第一导体区包括第一金属硅化物区。在一些实施例中，导体区的形成可以包括将多个沟槽内的第一牺牲层形成到第三半导体层内的第一厚度，以及将多个沟槽内的第一牺牲层的顶部上的第二牺牲层形成到第三半导体层内的第二厚度。导体区的形成可以包括在形成第二牺牲层之后在第一半导体叠置体的侧壁上形成间隔体，以及选择性地蚀刻第二牺牲层以移除第二牺牲层并暴露第一半导体叠置体的第三半导体层的侧壁的部分。导体区的形成可以包括沉积过渡金属的金属膜，其中金属膜接触第三半导体层的侧壁的暴露部分。金属硅化物区的形成可以包括在沉积金属膜之后将多个层加热到小于900摄氏度的温度以引起金属膜与第三半导体层的暴露部分之间的反应以形成第一金属硅化物区。在一些实施例中，过渡金属可以包括第9族金属和第10族金属的至少其中之一。在一些实施例中，过渡金属可以包括钴、铂、钯和镍中的至少一个。在一些实施例中，过渡金属可以在加热温度下在硅化反应期间具有比硅更高的扩散度。在一些实施例中，第一半导体叠置体的侧壁的暴露部分包括侧壁的第一暴露部分和侧壁的第二暴露部分。加热多个层还包括使金属膜与侧壁的第一暴露部分起反应以形成第二金属硅化物区，以及使金属膜与侧壁的第二暴本文档来自技高网...

【技术保护点】
多个易失性存储器单元，包括：第一硅晶闸管，其包括第一阴极；第二硅晶闸管，其包括第二阴极；第一阴极线，其由导体材料形成，所述第一阴极线连接所述第一硅晶闸管的所述第一阴极和所述第二硅晶闸管的所述第二阴极；以及第一隔离绝缘体区，其将所述第一硅晶闸管的第一部分与所述第二硅晶闸管的第二部分分开。

【技术特征摘要】
2016.02.08 US 62/292,547;2016.02.11 US 62/294,239;1.多个易失性存储器单元，包括：第一硅晶闸管，其包括第一阴极；第二硅晶闸管，其包括第二阴极；第一阴极线，其由导体材料形成，所述第一阴极线连接所述第一硅晶闸管的所述第一阴极和所述第二硅晶闸管的所述第二阴极；以及第一隔离绝缘体区，其将所述第一硅晶闸管的第一部分与所述第二硅晶闸管的第二部分分开。2.如权利要求1所述的多个易失性存储器单元，其中，所述导体材料包括由过渡金属形成的金属硅化物材料，所述过渡金属包括第9族金属和第10族金属的至少其中之一。3.如权利要求2所述的多个易失性存储器单元，其中，所述金属硅化物材料由所述过渡金属形成，所述过渡金属包括钴、铂、钯和镍的至少其中之一。4.如权利要求2所述的多个易失性存储器单元，其中，所述金属硅化物材料由在小于900摄氏度的温度下在硅化反应期间具有比硅高的扩散度的所述过渡金属形成。5.如权利要求1所述的多个易失性存储器单元，其中，所述第一阴极线包括与第二金属硅化物区融合的第一金属硅化物区。6.如权利要求1所述的多个易失性存储器单元，其中，所述第一硅晶闸管包括第一阳极，并且所述第二硅晶闸管包括第二阳极，并且其中，所述第一阳极和所述第二阳极是通过选择性外延生长工艺形成的单晶硅区。7.一种用于形成多个易失性存储器单元的方法，包括：蚀刻包括第一导电类型的第一半导体层、第二导电类型的第二半导体层、所述第一导电类型的第三半导体层、所述第二导电类型的第四半导体层和所述第二导电类型的第五半导体层的多个层，以形成包括第一半导体叠置体的多个半导体叠置体，并且形成多个沟槽，所述多个沟槽被形成到在所述第四半导体层之下的深度，其中，所述多个沟槽包括接近所述第一半导体叠置体的第一侧的第一沟槽和接近所述第一半导体叠置体的第二侧的第二沟槽；在蚀刻之后，在所述第一半导体叠置体的所述第三半导体层内形成第一导体区；以及在形成所述第一导体区之后，在所述多个沟槽内形成隔离绝缘体区。8.如权利要求7所述的方法，其中，所述第一导体区包括第一金属硅化物区。9.如权利要求8所述的方法，其中，形成所述第一导体区还包括：在所述多个沟槽内形成第一牺牲层，所述第一牺牲层被形成到在所述第三半导体层内的第一厚度；在所述多个沟槽内的所述第一牺牲层的顶部上形成第二牺牲层，所述第二牺牲层被形成到在所述第三半导体层内的第二厚度；在形成所述第二牺牲层之后在所述第一半导体叠置体的侧壁上形成间隔体；选择性地蚀刻所述第...

【专利技术属性】
技术研发人员：H·卢安，
申请(专利权)人：克劳帕斯科技有限公司，
类型：发明
国别省市：美国,US