The present invention provides methods and systems for reducing the electrical interference effects between thyristor memory cells in a memory array. The electrical interference effect between the units is reduced by using a material having a reduced minority carrier lifetime as a cathode line embedded in the array. Interference effects are also reduced by forming a potential barrier in the cathode line or a single barrier in the cathode line.
【技术实现步骤摘要】
用于使用异质结构化阴极来减小晶闸管存储器单元之间的电气干扰效应的方法和系统相关申请的交叉引用本专利申请要求于2016年2月8日提交且标题为“HighDensityVerticalThyristorMemoryCellandMemoryArrayUsingaHeterostructureCathode”的美国临时专利申请No.62/292,547、以及于2016年2月25日提交且标题为“VerticalCross-PointThyristorMemoryCellandMemoryArraywithBuriedMetalAccessLines”的美国临时专利申请No.62/300,015的优先权。
本文所述的公开内容涉及用于信息存储的半导体器件。半导体器件可以用作易失性存储器,例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
技术介绍
1-晶体管/1-电容器(1T1C)单元是在刚过去的30年来在DRAM器件中使用的最主要的存储器单元。位密度通过光刻缩放和不断增加的工艺复杂度而每三年翻两番。维持足够高的电容值和低晶体管漏电流已经成为进一步缩放的主要问题。已经提出了替代的DRAM单元以克服常规1T1CDRAM技术的缩放挑战。这些替代的DRAM单元被描述如下。浮体DRAM(FBDRAM)是在绝缘体上硅(SOI)(Okhonin,S.等人的“ASOIcapacitor-less1T-DRAMconcept”,SOIConference,2001IEEEInternational.IEEE,2001.)上或在具有掩埋的n-注入剂的三阱(Ranica, ...
【技术保护点】
多个易失性存储器单元,包括:第一晶闸管,其由具有第一带隙和第一电子亲和势的第一半导体材料形成,所述第一晶闸管包括第一阴极;第二晶闸管,其由所述第一半导体材料形成,所述第二晶闸管包括第二阴极;第一阴极线,其由第二半导体材料形成,所述第二半导体材料具有比所述第一带隙窄的第二带隙和与所述第一电子亲和势实质上相同的第二电子亲和势,所述第一阴极线连接所述第一晶闸管的所述第一阴极和所述第二晶闸管的所述第二阴极;第二阴极线,其中,所述第一阴极线形成在所述第二阴极线的顶部上;以及第一隔离绝缘体区,其将所述第一晶闸管的第一部分与所述第二晶闸管的第二部分分开。
【技术特征摘要】
2016.02.08 US 62/292,547;2016.02.11 US 62/294,239;1.多个易失性存储器单元,包括:第一晶闸管,其由具有第一带隙和第一电子亲和势的第一半导体材料形成,所述第一晶闸管包括第一阴极;第二晶闸管,其由所述第一半导体材料形成,所述第二晶闸管包括第二阴极;第一阴极线,其由第二半导体材料形成,所述第二半导体材料具有比所述第一带隙窄的第二带隙和与所述第一电子亲和势实质上相同的第二电子亲和势,所述第一阴极线连接所述第一晶闸管的所述第一阴极和所述第二晶闸管的所述第二阴极;第二阴极线,其中,所述第一阴极线形成在所述第二阴极线的顶部上;以及第一隔离绝缘体区,其将所述第一晶闸管的第一部分与所述第二晶闸管的第二部分分开。2.如权利要求1所述的多个易失性存储器单元,其中,所述第一半导体材料是硅,并且所述第二半导体材料是具有在10%到50%之间的锗摩尔分数的硅锗化合物,并且其中,所述第一阴极线具有在20纳米与300纳米之间的厚度。3.如权利要求1所述的多个易失性存储器单元,其中,所述第一半导体材料的第一价带边缘与所述第二半导体材料的第二价带边缘之间的差大于100毫电子伏。4.如权利要求1所述的多个易失性存储器单元,其中,所述第二阴极线由所述第一半导体材料形成,并被重掺杂有与所述第一阴极和所述第二阴极的掺杂剂浓度实质上相同的掺杂剂浓度。5.如权利要求4所述的多个易失性存储器单元,其中,所述第一阴极线具有大于50纳米的厚度。6.如权利要求4所述的多个易失性存储器单元,其中,所述第二阴极线具有在50纳米与200纳米之间的厚度。7.如权利要求1所述的多个易失性存储器单元,其中,所述第二阴极线由第三半导体材料形成,所述第三半导体材料具有所述第一半导体材料和第四半导体材料的可变组分。8.如权利要求7所述的多个易失性存储器单元,其中,所述第一半导体材料是硅,所述第三半导体材料是硅锗化合物,并且所述可变组分从在所述第一阴极线与所述第二阴极线之间的第一界面处的锗的0%的摩尔分数改变到在所述第二阴极线与衬底之间的第二界面处的锗的20%与50%之间的摩尔分数。9.如权利要求19所述的多个易失性存储器单元,其中,通过所述第二阴极线使所述可变组分在所述第一界面与所述第二界面之间线性渐变。10.一种形成多个存储器单元的方法,包括:在包括具有第一带隙和第一电子亲和势的第一半导体材料的衬底上形成具有在50纳米与200纳米之间的厚度的重掺杂第一层;在所述重掺杂第一层上沉积第二半导体材料的第二层,所述第二半导体材料具有比所述第一带隙窄的第二带隙和与所述第一电子亲和势实质上相同的第二电子亲和势,其中,所述第二层具有在20纳米与200纳米之间的厚度;在所述第二层上沉积包括所述第一半导体材料的重掺杂第三层;在所述重掺杂第三层上沉积第一导电类型的轻掺杂第四层;将一浓度的第二导电类型的掺杂剂注入到所述轻掺杂第四层中,从而将所述第四层分成在所述第三层上的第五层和在所述第五层上的第六层;将...
【专利技术属性】
技术研发人员:H·卢安,V·阿克赛尔拉德,
申请(专利权)人:克劳帕斯科技有限公司,
类型:发明
国别省市:美国,US
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