半导体器件制造技术

半导体器件包括晶体管、半导体层、有源区域和导电层。有源区域位于半导体层中。当触发晶体管运行时，导电层配置为保留有源区域中的沟道。

【技术实现步骤摘要】
半导体器件
本专利技术的实施例涉及半导体器件。
技术介绍
近年来，关于氮化镓(GaN)高电子迁移率晶体管(HEMT)器件的代替硅(Si)或碳化硅(SiC)用作高压(HV)器件的高潜力已经引起了大量关注。GaNHEMT通常通过在外延生长的结构(包括位于GaN沟道层上的氮化铝镓(AlGaN)阻挡层)的顶面上施加欧姆源极和漏极接触件和肖特基栅极接触件制造。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：晶体管，包括：半导体层；有源区域，位于所述半导体层中；和导电层，当触发所述晶体管运行时，所述导电层配置为保留所述有源区域中的沟道。本专利技术的另一实施例提供了一种半导体器件，包括：衬底；以及晶体管，设置在所述衬底上，包括：半导体层；有源区域，限定在所述半导体层中；和导电层，配置为接收电压，所述导电层的电压电平决定了沟道是否保持在所述有源区域中，并且所述导电层配置为与所述衬底电隔离。本专利技术的又一实施例提供了一种半导体器件，包括：第一晶体管，配置为接收电源电压，包括：第一半导体层；第一有源区域，限定在所述第一半导体层中；和第一导电层，配置为接收电压，所述第一导电层的电压电平决定了第一沟道是否保持在所述第一有源区域中；以及第二晶体管，与所述第一晶体管集成，并且配置为接收基准电压，所述第二晶体管包括：第二半导体层；第二有源区域，限定在所述第二半导体层中；和第二导电层，与所述第一导电层电隔离，并且配置为接收电压，所述第二导电层的电压电平决定了第二沟道是否保持在所述第二有源区域中。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A是根据本专利技术的一些实施例的半导体器件的图。图1B是根据本专利技术的一些实施例的图1A中所示的半导体器件的截面图。图2是根据本专利技术的一些实施例的半导体器件的图。图3是根据本专利技术的一些实施例的半导体器件的图。图4是根据本专利技术的一些实施例的半导体器件的图。图5是根据本专利技术的一些实施例的半导体器件的图。图6是根据本专利技术的一些实施例的半导体器件的图。图7是根据本专利技术的一些实施例的半导体器件的图。图8是根据本专利技术的一些实施例的半导体器件的图。图9是根据本专利技术的一些实施例的半导体器件的图。图10是根据本专利技术的一些实施例的半导体器件的图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。图1A是根据本专利技术的一些实施例的半导体器件1的图。参照图1A，半导体器件1包括第一控制器101、第二控制器102、第一晶体管M1(也称为高侧晶体管)、第二晶体管M2(也称为低侧晶体管)和负载105。此外，半导体器件1配置为在不同的电源域(包括由电源电压VDD0和接地电压GND0限定的第一电源域和由电源电压VDD和接地电压GND限定的第二电源域)操作。例如，电源电压VDD0为约1.8伏(V)并且电源电压VDD为约600V。此外，接地电压GND0为约0V，并且接地电压GND为约0V。可选地，接地电压GND0的电压电平与接地电压GND的电压电平不同。半导体器件1可以用作电源转换器。例如，半导体器件1被分类为开关电源、整流器、电源转换器、电动发电机组、直流变换器和变压器的一种。典型的电源转换器包括开关电路、驱动器和低电压电路。对于转换电源电压，电源转换器用开关实现。第一晶体管M1和第二晶体管M2接收电源电压VDD和接地电压GND的第二电源域并且连接在电源电压VDD和接地电压GND之间的级联配置中。在一个或多个实施例中，第一晶体管M1和第二晶体管M2的每个均包括功率场效应晶体管(FET)(诸如双扩散金属氧化物半导体(DMOS)晶体管)。在进一步实施例中，第一晶体管M1和第二晶体管M2的每个均包括另一合适的器件(诸如绝缘栅双极晶体管(IGBT)、场效应晶体管(FET)等)。在本实施例中，第一晶体管M1和第二晶体管M2的每个均包括n-型金属氧化物半导体(NMOS)场效应晶体管。在另一实施例中，第一晶体管M1和第二晶体管M2的每个均包括p-型金属氧化物半导体(PMOS)场效应晶体管。此外，负载105包括电阻器、电容器、电路或其它电子器件。第一控制器101配置为接收第二电源域，并且提供相对较高的电压电平的信号Vs1以驱动第一晶体管M1。此外，第二控制器102配置为接收第一电源域，并且提供相对较低的电压电平的信号Vs2以驱动第二晶体管M2。第一晶体管M1的漏极端子DH接收电源电压VDD。第一晶体管M1的栅极端子GH耦合至第一控制器101的输出端并且接收信号Vs1。第一晶体管M1的源极端子SH耦合至负载105。此外，第二晶体管M2的源极端子SL接收接地电压GND。第二晶体管M2的栅极端子GL耦合至第二控制器102的输出端并且接收信号Vs2。第二晶体管M2的漏极端子DL耦合至第一晶体管M1的源极端子SH并且也耦合至负载105。在操作中，第一晶体管M1和第二晶体管M2设计为不同时运行。在这种方式中，第一晶体管M1和第二晶体管M2能够向负载105提供合适的电压，从而使得负载105能够正常工作。如果第一晶体管M1和第二晶体管M2在运行状态下操作，则第一晶体管M1和第二晶体管M2向负载105提供不合适的电压。因此，负载105不能正常工作。在一些现有的半导体器件中，高侧晶体管和低侧晶体管没有集成在集成电路(IC)中。高侧晶体管和低侧晶体管均制造为独立的组件，并且之后安装在主板上。在这种现有的方法中，如果高侧晶体管和低侧晶体管集成在单个IC中，则高侧晶体管可能在高侧晶体管应该运行并且低侧晶体管应该不运行的情况下可能不运行，这将参照图1B详细地描述。相反，在本专利技术中，第一晶体管M1和第二晶体管M2可以集成在单个集成芯片中而没有影响第一晶体管M1的功能，这也将参照图1B详细地描述。图1B是根据本专利技术的一些实施例的图1A中所示的半导体器件1的截面图。参照图1B，除了第一晶体管M1和第二晶体管M2之外，半导体器件1包括衬底12、第一导电层16、第二导电层14和导电部件22。在一些实施例中，衬底12包括硅锗、镓砷、硅碳或其它合适的半导体材料。在一些实施例中，衬底12还包括诸如P-阱和N-阱(未示出)的掺杂区域。在一些其它实施例中，衬底12还包括诸如掩埋层或外延层的其它部件。此外，在一些实施例中，衬底12是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其它实施例中，半导体衬底12包括掺杂的epi层、梯度半导体层或还包括位于不同类型的另一半导体层上面的半导体层(诸如硅锗层上硅层)。在一些其它的实例中，化合物半导体衬底包括多层硅结构，或硅衬底可以包括多层化合物半导体结构。在一些实施例中，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：晶体管，包括：半导体层；有源区域，位于所述半导体层中；和导电层，当触发所述晶体管运行时，所述导电层配置为保留所述有源区域中的沟道。

【技术特征摘要】
2016.02.03 US 15/014,8421.一种半导体器件，包括：晶体管，包括：半导体层；有源区域，位于所述半导体层中；和导电层，当触发所述晶体管运行时，所述导电层配置为保留所述有源区域中的沟道。2.根据权利要求1所述的半导体器件，其中，所述导电层设置在所述半导体层下方。3.根据权利要求1所述的半导体器件，还包括：电压源，配置为向所述导电层提供电压。4.根据权利要求3所述的半导体器件，其中，所述晶体管的栅极端子由信号触发，所述信号的电压电平等于所述导电层的电压电平。5.根据权利要求1所述的半导体器件，其中，所述导电层与所述晶体管的源极端子在相同的电压电平处偏置。6.根据权利要求5所述的半导体器件，还包括：导电部件，配置为将所述晶体管的所述源极端子耦合至所述导电层。7.一种半导体器件，包括：衬底；以及晶体管，设置在所述衬底上，包括：半导体层；有源区域...

【专利技术属性】
技术研发人员：林于轩，余俊磊，林明正，蔡俊琳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71