具有次谐波锁定阻止功能的锁相环制造技术

实施例涉及I型PLL，其通过控制PLL中的一个或多个电容器的充电或放电的定时而不在参考时钟信号的次谐波频率处锁定。I型PLL的相位频率检测器(PFD)可以通过生成清除输出信号来阻止次谐波锁定，以使PLL的回路滤波器的采样电容器仅在采样电容器未被充电的时间段期间放电。例如，PFD可以包括门控元件以控制在其间生成清除输出信号的时间。通过确保采样电容器在其被充电的时间段期间不放电，PLL的压控振荡器被控制为以预期频率而不是以预期频率的次谐波振荡。

【技术实现步骤摘要】
【国外来华专利技术】具有次谐波锁定阻止功能的锁相环
本公开总体上涉及锁相环(PLL)，更具体地涉及采样和复位I型PLL。
技术介绍
PLL广泛地用于无线电、电信、计算机和其他电子应用中。它们可以用于解调信号，从噪声通信信道中恢复信号，以输入频率的倍数生成稳定的频率(频率合成)，或者在诸如微处理器等数字逻辑电路中分配精确定时的时钟脉冲。由于单个集成电路可以提供完整的PLL功能，所以PLL广泛应用于现代电子设备中，输出频率范围从几赫兹到几千兆赫兹。PLL可以被实现为I型PLL或II型PLL。II型PLL通常使用大电容器来改善回路的稳定性，这增加了管芯成本，并且随着技术缩小到深亚微米CMOS工艺技术，引起漏电流问题。I型PLL可以通过实现线性相位检测并且也通过消除为了稳定性而设的大电容器来减少漏电流问题。传统的I型PLL的缺点是次谐波锁定，其中I型PLL将回路锁定到分频器时钟信号的频率，分频器时钟信号的频率是压控振荡器(VCO)的振荡器输出信号的频率的次谐波值。传统的I型PLL使用单独的频率检测器回路，频率检测器回路通过确保VCO以适当的频率振荡来阻止PLL进入次谐波锁定。
技术实现思路
实施例涉及一种PLL，其中阻止了次谐波锁定。PLL可以包括用于生成电荷输出信号的机构，该电荷输出信号操作以通过控制PLL中的一个或多个电容器在其间被充电或放电的定时来阻止PLL锁定在振荡器输出信号的频率的次谐波处。在一个实施例中，PLL还可以包括回路滤波器，回路滤波器包括经由开关元件并联耦合的采样电容器和保持电容器。回路滤波器可以至少基于指示采样电容器在期间被充电的第一时间段的电荷输出信号来生成滤波器输出信号。PLL还可以包括压控振荡器(VCO)，其耦合到回路滤波器并且可以生成具有对应于滤波器输出信号的频率的振荡器输出信号。PLL还可以包括分频器，其耦合到VCO以接收振荡器输出信号。分频器可以对振荡器输出信号执行分频，以生成与振荡器输出信号具有相同的相位但是与振荡器输出信号具有不同的频率的分频器时钟信号。PLL还可以包括耦合到分频器以接收分频器时钟信号的相位频率检测器(PFD)。PFD可以基于分频器时钟信号与参考时钟信号之间的相位差来生成电荷输出信号。在一个实施例中，PFD可以包括门控元件，门控元件用以生成清除输出信号，清除输出信号使采样电容器在不同于第一时间段的第二时间段期间将电荷放电到回路滤波器的低参考电压。在一个实施例中，门控元件可以包括执行逻辑与(AND)运算的数字门。在一个实施例中，第一时间段和第二时间段之和等于参考时钟信号的一半周期。在一个实施例中，第二时间段被限定为在其间没有电荷经由开关元件在采样电容器与保持电容器之间被传送的时段。在第二时间段期间，分频器时钟信号和参考时钟信号中的每个时钟信号是无效的。在一个实施例中，PFD还可以生成传送输出信号，传送输出信号使电荷在不同于第二时间段的第三时间段期间在采样电容器与保持电容器之间传送。在一个实施例中，第三时间段由传送输出信号的脉冲宽度限定。传送输出信号的脉冲宽度随着相位差增加而增加，且传送信号的脉冲宽度随着相位差减小而减小。在一个实施例中，第一时间段、第二时间段和第三时间段之和小于参考时钟信号的周期。在一个实施例中，第二时间段和第三时间段之和等于参考时钟信号的一半周期。在一个实施例中，第一时间段由电荷输出信号的脉冲宽度限定。电荷输出信号的脉冲宽度随着相位差增加而增加，并且电荷信号的脉冲宽度随着相位差减小而减小。实施例还涉及操作PLL以生成电荷输出信号，以在第一时间段期间对采样电容器充电，第一时间段被设置为阻止PLL锁定在作为振荡器输出信号的频率的次谐波的频率处。在一个实施例中，可以由回路滤波器至少基于电荷输出信号来生成滤波器输出信号，并且可以由压控振荡器生成具有对应于滤波器输出信号的频率的振荡器输出信号。可以通过在分频器处对振荡器输出信号执行分频来生成分频器时钟信号。分频器时钟信号与振荡器输出信号具有相同的相位，但与振荡器输出信号具有不同的频率。实施例还涉及一种存储PLL的数字表示的非暂态计算机可读介质，该数字表示可以通过控制PLL中的一个或多个电容器在其间被充电或放电的定时来阻止次谐波锁定。附图说明图1是根据一个实施例的锁相环(PLL)的高级框图。图2是根据一个实施例的I型PLL的电荷泵和采样复位回路滤波器的框图。图3是示出根据一个实施例的电荷泵和采样复位回路滤波器的操作的定时图。图4是示出根据一个实施例的PLL的次谐波锁定的定时图。图5A是示出根据一个实施例的I型PLL的相位/频率检测器(PFD)的第一部分的框图。图5B是示出根据一个实施例的PFD的第二部分的框图。图6是示出根据一个实施例的操作I型PLL的过程的流程图。图7是示出根据一个实施例的存储I型PLL的表示的电子设备的框图。具体实施方式图和以下描述仅通过说明的方式涉及各种实施例。应当注意，从下面的讨论中，本文中公开的结构和方法的替代实施例将被容易地识别为可以在不脱离本文中讨论的原理的情况下可行的替代方案。现在将详细参考几个实施例，其示例在附图中示出。值得注意的是，在可行的情况下，类似或相似的附图标记可以在附图中使用，并且可以指示类似或相似的功能。本公开的实施例涉及I型锁相环(PLL)，通过控制PLL中的一个或多个电容器的充电或放电的定时，该I型锁相环在振荡器输出信号的次谐波频率处不锁定。I型PLL的相位频率检测器(PFD)可以通过生成清除输出信号来阻止PLL的次谐波锁定，清除输出信号用来使PLL回路滤波器的采样电容器仅在采样电容器未被充电的时间段期间放电。例如，PFD可以包括用来控制在其间生成清除输出信号的时间的门控元件。通过确保采样电容器在其正被充电的时间段期间不被放电，回路滤波器的输出被维持在使PLL的压控振荡器(VCO)以预期频率而不是以预期频率的次谐波振荡的水平。本文中所描述的术语“有效电压电平”是指对应于逻辑高电平的电压电平。例如，在具有电源电压VDD和接地电压GND的数字电路中，有效电压电平为VDD或在VDD的噪声容限内。本文中所描述的术语“无效电压电平”是指对应于逻辑低电平的电压电平。例如，无效电压电平为GND或在GND内的噪声容限内。在正常操作模式下，PLL相位锁定在PLL的VCO的振荡器输出信号的预期基频处。由于PLL的非理想性，PLL可能会不期望地相位锁定在振荡器输出信号的次谐波频率处。例如，由于PLL的非理想性，VCO可以以对应于振荡器输出信号的预期基频的次谐波的频率生成振荡器输出信号，这可能导致PLL相位锁定到预期VCO输出信号的次谐波频率。阻止PLL次谐波锁定的一种技术是使用频率检测器回路，其帮助PLL锁定到作为VCO输出信号的基频的预期频率。频率检测器回路包括PLL的一些部件，并且还包括不是PLL的一部分的一些其它部件。被包括在频率检测器回路中的PLL的部件可以包括回路滤波器、VCO和分频器。不属于PLL的一部分的部件可以包括频率检测器、控制逻辑以及与PLL的电荷泵分离的第二电荷泵。在操作频率检测器回路时，通过禁用其相位检测器将PLL置于开环配置中。代替使用PLL的相位检测器，频率检测器回路使用频率检测器，其输出信号被馈送到第二电荷泵。还通过将第二电荷泵的输出馈送到PLL的回路滤波本文档来自技高网...

【技术保护点】
一种锁相环(PLL)，包括：回路滤波器，包括经由开关元件并联耦合的采样电容器和保持电容器，所述回路滤波器被配置为至少基于电荷输出信号来生成滤波器输出信号，所述电荷输出信号指示所述采样电容器在其间被充电的第一时间段；压控振荡器(VCO)，被耦合到所述回路滤波器并且被配置为生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；分频器，被耦合到所述VCO以接收所述振荡器输出信号，所述分频器被配置为对所述振荡器输出信号执行分频以生成分频器时钟信号，所述分频器时钟信号与所述振荡器输出信号具有相同的相位但是与所述振荡器输出信号具有不同的频率；以及相位频率检测器，被耦合到所述分频器以接收所述分频器时钟信号，所述相位频率检测器被配置为基于所述分频器时钟信号与参考时钟信号之间的相位差来生成所述电荷输出信号，所述相位频率检测器还被配置为阻止所述PLL锁定在所述振荡器输出信号的频率的次谐波处。

【技术特征摘要】
【国外来华专利技术】1.一种锁相环(PLL)，包括：回路滤波器，包括经由开关元件并联耦合的采样电容器和保持电容器，所述回路滤波器被配置为至少基于电荷输出信号来生成滤波器输出信号，所述电荷输出信号指示所述采样电容器在其间被充电的第一时间段；压控振荡器(VCO)，被耦合到所述回路滤波器并且被配置为生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；分频器，被耦合到所述VCO以接收所述振荡器输出信号，所述分频器被配置为对所述振荡器输出信号执行分频以生成分频器时钟信号，所述分频器时钟信号与所述振荡器输出信号具有相同的相位但是与所述振荡器输出信号具有不同的频率；以及相位频率检测器，被耦合到所述分频器以接收所述分频器时钟信号，所述相位频率检测器被配置为基于所述分频器时钟信号与参考时钟信号之间的相位差来生成所述电荷输出信号，所述相位频率检测器还被配置为阻止所述PLL锁定在所述振荡器输出信号的频率的次谐波处。2.根据权利要求1所述的PLL，其中所述相位频率检测器包括门控元件，所述门控元件被配置为生成清除输出信号，所述清除输出信号使所述采样电容器在不同于所述第一时间段的第二时间段期间将存储在所述采样电容器中的电荷放电到所述回路滤波器的低参考电压。3.根据权利要求2所述的PLL，其中所述门控元件是执行逻辑AND运算的数字门。4.根据权利要求2所述的PLL，其中所述第一时间段和所述第二时间段之和等于所述参考时钟信号的一半周期。5.根据权利要求2所述的PLL，其中所述第二时间段被限定为在其间没有电荷经由所述开关元件在所述采样电容器与所述保持电容器之间被传送并且在其间所述分频器时钟信号和所述参考时钟信号中的每个时钟信号无效的时段。6.根据权利要求2所述的PLL，其中所述相位频率检测器还被配置为生成传送输出信号，所述传送输出信号使电荷在不同于所述第二时间段的第三时间段期间在所述采样电容器与所述保持电容器之间传送。7.根据权利要求6所述的PLL，其中所述第三时间段由所述传送输出信号的脉冲宽度限定，所述传送输出信号的所述脉冲宽度随着所述相位差增加而增加，并且所述传送信号的所述脉冲宽度随着所述相位差减小而减小。8.根据权利要求6所述的PLL，其中所述第一时间段、所述第二时间段和所述第三时间段之和小于所述参考时钟信号的周期。9.根据权利要求6所述的PLL，其中所述第二时间段和所述第三时间段之和等于所述参考时钟信号的一半周期。10.根据权利要求1所述的PLL，其中所述第一时间段由所述电荷输出信号的脉冲宽度限定，所述电荷输出信号的所述脉冲宽度随着所述相位差增加而增加，并且所述电荷信号的所述脉冲宽度随着所述相位差减小而减小。11.一种用于操作锁相环(PLL)的方法，包括：由回路滤波器至少基于电荷输出信号来生成滤波器输出信号；由压控振荡器生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；由分频器通过对所述振荡器输出信号执行分频来生成分频器时钟信号，所述分频器时...

【专利技术属性】
技术研发人员：罗可欣，芮妍，卢绍永，尹睿，沈煜，
申请(专利权)人：美国莱迪思半导体公司，
类型：发明
国别省市：美国,US