半导体功率器件制造技术

本发明专利技术公开了一种半导体功率器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体介质层内设有源、漏、栅以及从栅向漏漂移区的水平方向上依次设置的至少一个漏极场板，与栅相邻的第一漏极场板设置有一肩部，所述肩部在漏漂移区上向栅方向延伸与栅重叠，所述肩部与栅重叠长度不大于0.2um，所述栅和肩部上方设置有栅极场板，所述栅极场板接地。缓解了栅漏电容Cgd与寄生电容Cgs和Cds之间的矛盾，改善了放大器器件的性能。

【技术实现步骤摘要】
半导体功率器件
本专利技术涉及一种半导体功率器件，尤其适用于GaN、GaAs、LDMOS等放大器。
技术介绍
在GaN、GaAs、LDMOS等放大器器件中，要求在满足源漏击穿电压BVdss的前提下，尽可能低降低器件的源漏导通电阻Rds以及栅漏电容Cgd，但是往往会增加其它的极间电容Cgs和Cds。例如，在射频LDMOS功率器件中，常采用场板技术来缓和上述矛盾，如图1所示，与栅19相邻的场板21设置有一肩部，该肩部在漏漂移区11上向栅19方向延伸，但是延伸的越多（即与栅重叠的越多），虽然可以减少Cgd，但是增加的寄生电容Cgs也会越多。因此急需解决Cgd与寄生电容Cgs和Cds之间的矛盾。
技术实现思路
针对上述技术问题，本专利技术目的在于提供一种半导体功率器件，其很好地缓解了栅漏电容Cgd与寄生电容Cgs和Cds之间的矛盾，改善了放大器器件的性能。为了解决现有技术中的这些问题，本专利技术提供的技术方案是：一种半导体功率器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体介质层内设有源、漏、栅以及从栅向漏漂移区的水平方向上依次设置的至少一个漏极场板，与栅相邻的第一漏极场板设置有一肩部，所述肩部在漏漂移区上向栅方向延伸与栅重叠，所述肩部与栅重叠长度不大于0.2um，所述栅和肩部上方设置有栅极场板，所述栅极场板接地。优选的，所述栅极场板与肩部的间距大于肩部与栅的间距。优选的，所述栅极场板的长度略大于栅的长度。优选的，所述漏极场板间的水平距离大于零。相对于现有技术中的方案，本专利技术的优点是：本专利技术通过减少场板与栅重叠的尺寸，并且在栅上方设置栅极场板，这样可以将Cgd减少30%以上，并且寄生电容Cgs和Cds并不会明显增加，可以大大改善放大器器件的性能。附图说明下面结合附图及实施例对本专利技术作进一步描述：图1为现有LDMOS器件的结构示意图；图2为本专利技术的结构示意图；图3为本专利技术具体实施例的结构示意图。其中：1、半导体本体；11、漏漂移区；12、P型重掺杂衬底区；13、P型外延层；14、P型掺杂连接或用导电物填充的沟槽；15、P型重掺杂源区；16、P型掺杂沟道区；17、N型重掺杂源区；18、N型重掺杂漏区；19、栅；110、漏欧姆接触区；111、源欧姆接触区；21、第一漏极场板；22、第二漏极场板；3、半导体介质层；31、第一金属板；32、第二金属板；33、第三金属板；4、栅极场板。具体实施方式以下结合具体实施例对上述方案做进一步说明。应理解，这些实施例是用于说明本专利技术而不限于限制本专利技术的范围。实施例中采用的实施条件可以根据具体厂家的条件做进一步调整，未注明的实施条件通常为常规实验中的条件。实施例：如图2所示，一种半导体功率器件，包括半导体本体1，半导体本体1包括最下层的半导体衬底区12、设于半导体衬底区12上的半导体外延层13以及最上层的半导体介质层3，半导体介质层3内设有源、漏、栅19以及从栅19向漏漂移区的水平方向上依次设置的至少一个漏极场板，漏漂移区设置在漏与栅19之间，与栅19相邻的第一漏极场板21设置有一肩部，肩部在漏漂移区上向栅19方向延伸与栅19重叠，肩部与栅19重叠长度不大于0.2um，栅19和肩部上方设置有栅极场板4，栅极场板4接地。本实施例以LDMOS器件为例进行具体说明，该结构也可以用于其他放大器件，如，GaN、GaAs等等，原理一致，因此不再另行举例说明。本专利技术的LDMOS器件的结构如图3所示，其包括半导体本体1，半导体本体1包括最下层的P型重掺杂衬底12、设于P型重掺杂衬底12上的P型外延层13以及最上层的半导体介质层3，P型外延层13与半导体介质层3之间形成有P型重掺杂源区15、P型掺杂沟道区16、N型掺杂漏漂移区11和N型重掺杂漏区18，其中P型重掺杂源区15和P型掺杂沟道区16相连的位置上形成有N型重掺杂源区17。P型重掺杂源区15和P型重掺杂衬底之间设置有P型掺杂连接或用导电物填充的沟槽14，这一沟槽14内的P型掺杂或者导电物与P形重掺杂衬底相接触。源欧姆接触区111设于P型重掺杂源区和N型重掺杂源区17的上表面，漏欧姆接触区110设于N型重掺杂漏区18上表面。半导体介质层3内设有沿P型掺杂沟道区16延伸的栅19以及从栅19向漏漂移区11的水平方向上依次设置的二个漏极场板，依次命名为第一漏极场板21、第二漏极场板22，二个漏极场板均位于半导体本体的漏漂移区11的上方，与栅19相邻的第一漏极场板21设置有一肩部，该肩部在漏漂移区上11向栅19方向延伸与栅19重叠，漏欧姆接触区110的上方连接金属板，本专利技术实施例中给出了三层堆叠的金属板，依次为第一金属板31、第二金属板32和第三金属板33。为了尽可能的减少寄生电容Cgs，第一场板21与栅19重叠部分的尺寸越小越好，在本实施例中第一场板21的肩部与栅19重叠部分的长度不大于0.2um。然而重叠部分的尺寸变小后，电容Cgd会变大，这是不希望看到的，为了降低Cgd，本专利技术在栅19和第一漏极场板21的肩部上方设置有栅极场板4，栅极场板4由导电金属制成，栅极场板4上设置有连接位置，通过该连接位置接地，栅极场板4与肩部的间距大于肩部与栅19的间距，一般的，肩部与栅19的间距都小于0.3um，所以，栅极场板4与肩部的间距大于0.3um即可。优选的，栅极场板4的长度最好略大于栅19的长度，为了减少寄生电容，栅极场板4的厚度越薄越好。为了降低栅极场板4的制作成本，栅极场板4与第一金属板31的制程可以相同，即由一块金属板通过光刻蚀的方法制作成栅极场板4与第一金属板31。其余与栅19不相邻的漏极场板（第二漏极场板22）均为水平条状，第一漏极场板21与第二漏极场板22之间的水平距离均大于零，第二场板22与漏漂移区11间的距离B大于第一漏极场板21水平延伸部分与漏漂移区11间的距离A。另外，栅19与第一漏极场板21，第一漏极场板21与栅极场板4间均沉积由氧化层，如此可进一步降低场板所产生的寄生电容（Cds）。第一漏极场板21、第二漏极场板22可接正负电压，也可以接地。而在普通的具有单个场板的LDMOS器件中，场板一般只接地，而本专利技术中漏极场板的连接方法更为灵活。需要注意的是，本实施方式仅以2个漏极场板作为举例加以说明，然而于现实应用中，该漏极场板的数量可以视应用环境做调整，一般情况下只要漏极场板数量大于2块，且其设置方式为以水平方向往漂移延伸，在水平方向有一间距，与漂移区的距离有一高度差。应当理解的是，本专利技术的上述具体实施方式仅仅用于示例性说明或解释本专利技术的原理，而不构成对本专利技术的限制。因此，在不偏离本专利技术的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。此外，本专利技术所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。本文档来自技高网...

【技术保护点】
一种半导体功率器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体介质层内设有源、漏、栅以及从栅向漏漂移区的水平方向上依次设置的至少一个漏极场板，与栅相邻的第一漏极场板设置有一肩部，所述肩部在漏漂移区上向栅方向延伸与栅重叠，其特征在于，所述肩部与栅重叠长度不大于0.2um，所述栅和肩部上方设置有栅极场板，所述栅极场板接地。

【技术特征摘要】
1.一种半导体功率器件，包括半导体本体，半导体本体包括最下层的半导体衬底区、设于半导体衬底区上的半导体外延层以及最上层的半导体介质层，半导体介质层内设有源、漏、栅以及从栅向漏漂移区的水平方向上依次设置的至少一个漏极场板，与栅相邻的第一漏极场板设置有一肩部，所述肩部在漏漂移区上向栅方向延伸与栅重叠，其特征在于，所述肩部与栅重叠长度不...

【专利技术属性】
技术研发人员：马强，
申请(专利权)人：苏州远创达科技有限公司，
类型：发明
国别省市：江苏,32