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基于CPLD的并口串口转换卡制造技术

技术编号:15807857 阅读:505 留言:0更新日期:2017-07-13 05:40
一种基于CPLD的并口串口转换卡,具有:对装置进行控制的CPLD电路;并口控制电路,该电路与CPLD电路相连接;RS232驱动电路,该电路与CPLD电路相连接。SD卡控制电路,该电路与CPLD电路相连接;本装置设计合理、即插即用、安装简单、成本低、数据处理速度快、工作效率高、具有高速数据传输能力,可以推广应用到并口串口转换卡领域。

Parallel port serial conversion card based on CPLD

The utility model relates to a parallel port serial conversion card based on CPLD, which comprises a CPLD circuit for controlling the device and a parallel port control circuit, wherein the circuit is connected with the CPLD circuit; the RS232 driving circuit is connected with the CPLD circuit. The SD card control circuit, the circuit and the CPLD circuit is connected; the device has reasonable design, plug and play, easy installation, low cost, fast data processing speed, high working efficiency, high speed data transfer, can be applied to the serial parallel conversion card.

【技术实现步骤摘要】
基于CPLD的并口串口转换卡
本技术属于集成电路
,具体涉及到一种基于CPLD的并口串口转换卡。
技术介绍
随着微电子、通信技术的发展,主流测量控制系统已形成以计算机测控系统和嵌入式测控系统为主。主流的测量控制系统中,CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台,用原理图、硬件描述语言等方法,生成相应的目标文件,通过下载电缆将代码传送到目标芯片中,实现设计的数字系统。并口串口控制卡为用户设备连接提供一个并口的同时提供串口,并口和串口的数据传输速度较高,经常被用于商业POS机、自动检测系统以及终端设备等,即插即用、容易安装、提高用户的工作效率。
技术实现思路
本技术所要解决的技术问题在于克服现有技术的不足,提供一种设计合理、即插即用、安装简单、成本低、数据处理速度快、工作效率高、具有高速数据传输能力的基于CPLD的并口串口转换卡。解决上述技术问题采用的技术方案是:具有:对装置进行控制的CPLD电路;并口控制电路,该电路与CPLD电路相连接;RS232驱动电路,该电路与CPLD电路相连接。本技术的并口控制电路为:集成电路U1的24脚接晶振Y1的一端和电容C1的一端、25脚接晶振Y1的另一端和电容C2的一端,集成电路U1的33脚、32脚、35脚、26脚、27脚、29脚~31脚、22脚~19脚、17脚~15脚、18脚依次接集成电路U2的35脚、32脚~27脚、25脚~21脚、19脚、17脚、14脚、13脚,集成电路U1的37脚~40脚、43脚、44脚、2脚~4脚、8脚、9脚、6脚、14脚、1脚、41脚、42脚、7脚、5脚依次接连接器J1的20脚~3脚,集成电路U1的13脚通过电阻R1接地、通过电阻R2接5V电源,集成电路U1的36脚通过电阻R3接5V电源、通过电阻R4接地,集成电路U1的28脚通过电阻R5接5V电源、通过电阻R6接地,集成电路U1的12脚和23脚接地,集成电路U1的34脚和11脚以及10脚接5V电源,电容C1和电容C2的另一端接地;集成电路U1的型号为CH432Q。本技术的RS232驱动电路为:集成电路U3的1脚接电容C3的一端、3脚接电容C3的另一端、4脚接电容C5的一端、5脚接电容C5的另一端、11脚和12脚分别接集成电路U2的76脚和79脚、2脚接电容C4的一端、6脚接电容C6的一端、13脚和14脚分别接连接器J2的2脚和3脚、16脚接5V电源、5脚接地,电容C4的另一端接5V电源,电容C5的另一端接地;集成电路U3的型号为MAX232CSE。本技术的CPLD电路为:集成电路U2的35脚、32脚~27脚、25脚~21脚、19脚、17脚、14脚、13脚接并口控制电路,集成电路U2的56脚~54脚、52脚、50脚接连接器J4的8脚~4脚,集成电路U2的76脚和79脚接RS232驱动电路,集成电路U2的87脚接晶振Y2的4脚,集成电路U2的15脚、62脚、73脚、4脚接连接器J3的1脚~4脚,集成电路U2的82脚、66脚、51脚、34脚、18脚、3脚、39脚、91脚接3V电源,集成电路U2的11脚、26脚、33脚、43脚、53脚、59脚、65脚、74脚、78脚、95脚、86脚、38脚接地,晶振Y2的1脚接3V电源、3脚接地,连接器J3的5脚接地,连接器J4的3脚接5V电源、1脚和2脚接地;集成电路U2的型号为EPM3128ATI100-10N,晶振Y2的型号为JHY50M。由于本技术采用了CPLD电路、并口控制电路、RS232驱动电路,当数据从并口外设发送来,CPLD电路接收从并口发送来的数据并将数据发送到RS232驱动电路,当有数据从串口外设发送来,CPLD电路接收并将数据发送到并口控制电路,通过并口控制电路与将数据发送刚出去;本装置设计合理、即插即用、安装简单、成本低、数据处理速度快、工作效率高、具有高速数据传输能力,可推广应用到串口并口转换卡领域。附图说明图1是本技术的电气原理方框图。图2是本技术的电子线路原理图。具体实施方式下面结合附图和实施例对本技术做进一步详细说明,但本技术不限于这些实施例。实施例1在图1中,本技术基于CPLD的并口串口转换卡由CPLD电路、并口控制电路、RS232驱动电路,并口控制电路与CPLD电路相连接,RS232驱动电路与CPLD电路相连接。在图2中,本实施例的CPLD电路由集成电路U2、晶振Y2、连接器J3、连接器J4连接构成,集成电路U2的型号为EPM3128ATI100-10N,晶振Y2的型号为JHY50M。集成电路U2的35脚、32脚~27脚、25脚~21脚、19脚、17脚、14脚、13脚接并口控制电路,集成电路U2的56脚~54脚、52脚、50脚接连接器J4的8脚~4脚,集成电路U2的76脚和79脚接RS232驱动电路,集成电路U2的87脚接晶振Y2的4脚,集成电路U2的15脚、62脚、73脚、4脚接连接器J3的1脚~4脚,集成电路U2的82脚、66脚、51脚、34脚、18脚、3脚、39脚、91脚接3V电源,集成电路U2的11脚、26脚、33脚、43脚、53脚、59脚、65脚、74脚、78脚、95脚、86脚、38脚接地,晶振Y2的1脚接3V电源、3脚接地,连接器J3的5脚接地,连接器J4的3脚接5V电源、1脚和2脚接地。在图2中,本实施例的并口控制电路由集成电路U1、电阻R1~电阻R6、电容C1、电容C2、晶振Y1连接构成,集成电路U1的型号为CH432Q。集成电路U1的24脚接晶振Y1的一端和电容C1的一端、25脚接晶振Y1的另一端和电容C2的一端,集成电路U1的33脚、32脚、35脚、26脚、27脚、29脚~31脚、22脚~19脚、17脚~15脚、18脚依次接集成电路U2的35脚、32脚~27脚、25脚~21脚、19脚、17脚、14脚、13脚,集成电路U1的37脚~40脚、43脚、44脚、2脚~4脚、8脚、9脚、6脚、14脚、1脚、41脚、42脚、7脚、5脚依次接连接器J1的20脚~3脚,集成电路U1的13脚通过电阻R1接地、通过电阻R2接5V电源,集成电路U1的36脚通过电阻R3接5V电源、通过电阻R4接地,集成电路U1的28脚通过电阻R5接5V电源、通过电阻R6接地,集成电路U1的12脚和23脚接地,集成电路U1的34脚和11脚以及10脚接5V电源,电容C1和电容C2的另一端接地。在图2中,本实施例的RS232驱动电路由集成电路U3、电容C3~电容C6、连接器J2连接构成,集成电路U3的型号为MAX232CSE。集成电路U3的1脚接电容C3的一端、3脚接电容C3的另一端、4脚接电容C5的一端、5脚接电容C5的另一端、11脚和12脚分别接集成电路U2的76脚和79脚、2脚接电容C4的一端、6脚接电容C6的一端、13脚和14脚分别接连接器J2的2脚和3脚、16脚接5V电源、5脚接地,电容C4的另一端接5V电源,电容C5的另一端接地。本技术的工作原理如下:系统上电,晶振Y2工作,首先,集成电路U2开始初始化工作,完成CPLD的硬件配置工作:2通道的串口控制逻辑。此后,电路进入正常工作状态。当有数据从并口外设发送来,即从连接器J1发本文档来自技高网...
基于CPLD的并口串口转换卡

【技术保护点】
一种基于CPLD的并口串口转换卡,其特征在于:具有:对装置进行控制的CPLD电路;并口控制电路,该电路与CPLD电路相连接;RS232驱动电路,该电路与CPLD电路相连接。

【技术特征摘要】
1.一种基于CPLD的并口串口转换卡,其特征在于:具有:对装置进行控制的CPLD电路;并口控制电路,该电路与CPLD电路相连接;RS232驱动电路,该电路与CPLD电路相连接。2.根据权利要求1所述的基于CPLD的并口串口转换卡,其特征在于所述的并口控制电路为:集成电路U1的24脚接晶振Y1的一端和电容C1的一端、25脚接晶振Y1的另一端和电容C2的一端,集成电路U1的33脚、32脚、35脚、26脚、27脚、29脚~31脚、22脚~19脚、17脚~15脚、18脚依次接集成电路U2的35脚、32脚~27脚、25脚~21脚、19脚、17脚、14脚、13脚,集成电路U1的37脚~40脚、43脚、44脚、2脚~4脚、8脚、9脚、6脚、14脚、1脚、41脚、42脚、7脚、5脚依次接连接器J1的20脚~3脚,集成电路U1的13脚通过电阻R1接地、通过电阻R2接5V电源,集成电路U1的36脚通过电阻R3接5V电源、通过电阻R4接地,集成电路U1的28脚通过电阻R5接5V电源、通过电阻R6接地,集成电路U1的12脚和23脚接地,集成电路U1的34脚和11脚以及10脚接5V电源,电容C1和电容C2的另一端接地;集成电路U1的型号为CH432Q。3.根据权利要求1所述的基于CPLD的并口串口转换卡,其特征在于所述的RS232驱动电路为:集成电路U3的...

【专利技术属性】
技术研发人员:党学立
申请(专利权)人:榆林学院
类型:新型
国别省市:陕西,61

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