半导体装置及其制造方法制造方法及图纸

技术编号:15799599 阅读:204 留言:0更新日期:2017-07-11 13:38
本发明专利技术提供一种半导体装置及其制造方法,包括提供一半导体基板;形成多个位线结构于半导体基板上方,其中位线结构之间包括多个沟槽;形成一第一绝缘层顺应性覆盖沟槽;沉积一第二绝缘层于沟槽中和第一绝缘层上;通过一自对准接触(self-aligned contact;SAC)刻蚀工艺在位线结构之间形成多个电容接触孔(capacitor contact hole);形成一第一接触件于电容接触孔中;形成一气隙于第一接触件周围;以及形成一第二接触件于第一接触件上,其中第二接触件与第一接触件构成一电容接触件(capacitor contact)。本发明专利技术亦提供一种半导体装置。

Semiconductor device and method of manufacturing the same

The present invention provides a semiconductor device and a manufacturing method includes providing a semiconductor substrate; forming a plurality of bit line structure on the semiconductor substrate, wherein between the bit line structure comprises a plurality of grooves; forming a first insulating layer to cover the trench; depositing a second insulating layer in the trench and the first insulating layer; through self alignment contact (self-aligned contact; SAC) in etching a plurality of capacitor contact hole is formed between the line structure (capacitor contact hole); forming a first contact hole formed on capacitor contact; a gap around the first contact piece; and forming a second contacts in the first contact, second contact with the first contact part form a capacitor contact (capacitor contact). The invention also provides a semiconductor device.

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术是有关于半导体装置,且特别是有关于一种动态随机存取存储器及其制造方法。
技术介绍
在动态随机存取存储器(DynamicRandomAccessMemory,以下简称DRAM)中,电容放电所释放的信号ΔV实际上很小,故必须经由感应放大器进行放大,使得电容放电信号可被感应并读取。然而,当电容所释放的信号ΔV太小时,其信号就无法被感应。电容放大信号与下列公式相关:由上述公式可知,电容放大信号ΔVBL与位线(Bitline;BL)的寄生电容CBL及DRAM的电容CS相关。其中,增加电容放大信号ΔVBL的方式之一是降低位线的寄生电容。在目前的DRAM中,晶体管的主动区形成于单晶的半导体基板中。电容设置于主动区的顶部,并通过电容接触件(capacitorcontact)进行桥接。其中,位线最靠近于电容接触件。影响位线的寄生电容的因素很多,但主要是来自于位线和电容接触件之间的位线-电容接触件寄生电容(BL-CCcapacitance)。然而,随着工艺尺寸不断微缩,DRAM中的位线和电容接触件之间的距离越来越短,且随着DRAM的容量需求越来越大,位线的长度也越来越长。这些都将导致位线的寄生电容增加,进而降低电容放大信号ΔVBL。因此,目前亟需一种能够降低位线的寄生电容的半导体装置及其制造方法。
技术实现思路
根据一实施例,本专利技术提供一种半导体装置的制造方法,包括提供一半导体基板;形成多个位线结构于半导体基板上方,其中位线结构之间包括多个沟槽;形成一第一绝缘层顺应性覆盖沟槽;沉积一第二绝缘层于沟槽中和第一绝缘层上;通过一自对准接触(self-alignedcontact;SAC)刻蚀工艺在位线结构之间形成多个电容接触孔(capacitorcontacthole);形成一第一接触件于电容接触孔中;形成一气隙于第一接触件周围;以及形成一第二接触件于第一接触件上,其中第二接触件与第一接触件构成一电容接触件(capacitorcontact)。本专利技术亦提供一种半导体装置。根据另一实施例,本专利技术提供一种半导体装置,包括:多个位线结构,位于一半导体基板上方;多个电容接触件(capacitorcontacts),位于位线结构之间,其中电容接触件包括一第一接触件和一第二接触件,且第二接触件位于第一接触件上;多个绝缘物,位于气隙和位线结构之间;多个气隙,位于位线结构和电容接触件之间并围绕第一接触件;以及多个间隔物,位于气隙上并围绕第二接触件。依照本案实施例所提供的半导体结构,由于仅在电容接触件周围形成具有较小介电常数(约为1)的气隙,有效降低位线和电容接触件之间的寄生电容,进而降低位线的寄生电容。此外,本案实施例所提供的半导体结构制造方法是在形成电容接触孔后,再形成第三绝缘层-牺牲层,之后,再将牺牲层移除即可形成气隙,大大的降低了工艺的难度以及提升了工艺的稳定度,也在未来工艺微缩上较具有可行性与竞争性。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂,下文特举出较佳实施例,并配合所附图式,作详细说明如下。附图说明图1是根据本一实施例显示动态随机存取存储器(DRAM)的俯视图;图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A是根据本专利技术一些实施例显示沿着图1的A-A’线绘制在各个制造阶段的动态随机存取存储器(DRAM)的一系列剖面图;图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B是根据本专利技术一些实施例显示沿着图1的B-B’线绘制在各个制造阶段的动态随机存取存储器(DRAM)的一系列剖面图;图4C是根据本专利技术一实施例显示在对应于图4A、图4B的工艺阶段的动态随机存取存储器(DRAM)的俯视图;图6C显示根据本专利技术一实施例显示沿着图6A、图6B的x-x’线绘制的动态随机存取存储器(DRAM)的剖面图;图7C显示根据本专利技术一实施例显示沿着图7A、图7B的x-x’线绘制的动态随机存取存储器(DRAM)的剖面图;图12C显示根据本专利技术一实施例显示沿着图12A、图12B的x-x’线绘制的动态随机存取存储器(DRAM)的剖面图。附图标号:102~位线结构;104~主动区;106~隔离结构;108~接触;110~绝缘层;112~硬掩膜;114~第一绝缘层;116~第二绝缘层;118~图案化的掩膜;120~第三绝缘层;122~牺牲间隔层;124~导电材料;124’~第一接触件;125~凹槽;126~第四绝缘层;127~气隙;128~间隔层;130~金属衬层;132~金属插塞;134~第二接触件;136~硅化物;202~电容接触孔;204~第一开口;206~上表面开口;A-A’、B-B’、x-x’~线。具体实施方式本专利技术目的在于提供一种能够降低位线的寄生电容的半导体装置及其制造方法。电容的大小除了受到接触面积和介电层厚度影响之外,也与介电常数成正比。一般介电材料较高,例如:氮化物的介电常数大约为7,氧化物的介电常数大约介于3.8~4,而空气的介电常数为1。虽然目前已发展出沿着位线形成气隙以降低位线-电容接触件寄生电容的方法,然而此方法的工艺较为繁杂。相较于现有技术,本专利技术通过工艺的改良,以简化的工艺步骤仅在电容接触件周围形成具有较小介电常数的气隙,进而降低位线和电容接触件之间的寄生电容。请参照图1,其根据本一实施例显示动态随机存取存储器(DRAM)的俯视图。多个位线结构102设置于半导体基板之上,并与半导体基板中的主动区104交错排列。每个位线结构102和主动区104电连接,且通过连接外部电路的电容接触件提供输入/输出信号。于本专利技术的实施例中,每个位线结构102之间的距离可根据工艺的需求决定。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A是根据本专利技术一些实施例显示沿着图1的A-A’线绘制在各个制造阶段的动态随机存取存储器(DRAM)的一系列剖面图,由沿着A-A’线绘制的剖面图可观察到位线结构102和主动区104之间的接触。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B是根据本专利技术一些实施例显示沿着图1的B-B’线绘制在各个制造阶段的动态随机存取存储器(DRAM)的一系列剖面图。请参照图2A、图2B,首先,提供一半导体基板。半导体基板中包括多个主动区104以及位于主动区104之间的多个隔离结构106。半导体基板可为包括一硅基板或一硅锗基板。隔离结构106可包括一浅沟槽隔离结构(STI)。利用硬掩膜112形成位线结构102,其中位线结构102之间包括多个沟槽。在一实施例中,硬掩膜112可包括一氮化物,例如氮化硅。位线结构102和主动区104之间包括多个可导电的接触108。形成绝缘层110于半导体基板上,以使其余部分和主动区104之间绝缘。绝缘层110可包括氧化物或氮化物。请参照-图3A、图3B,形成第一绝缘层114顺应性覆盖位线结构102之间的沟槽,并沉积第二绝缘层116于沟槽中和第一绝缘层114上。第一绝缘层11本文档来自技高网...
半导体装置及其制造方法

【技术保护点】
一种半导体装置的制造方法,其特征在于,包括:提供一半导体基板;形成多个位线结构于该半导体基板上方,其中该些位线结构之间包括多个沟槽;形成一第一绝缘层顺应性覆盖该些沟槽;沉积一第二绝缘层于该些沟槽中和该第一绝缘层上;通过一自对准接触刻蚀工艺在该些位线结构之间形成多个电容接触孔;形成一第一接触件于该些电容接触孔中;形成一气隙于该第一接触件周围;以及形成一第二接触件于该第一接触件上,其中该第二接触件与该第一接触件构成一电容接触件。

【技术特征摘要】
1.一种半导体装置的制造方法,其特征在于,包括:提供一半导体基板;形成多个位线结构于该半导体基板上方,其中该些位线结构之间包括多个沟槽;形成一第一绝缘层顺应性覆盖该些沟槽;沉积一第二绝缘层于该些沟槽中和该第一绝缘层上;通过一自对准接触刻蚀工艺在该些位线结构之间形成多个电容接触孔;形成一第一接触件于该些电容接触孔中;形成一气隙于该第一接触件周围;以及形成一第二接触件于该第一接触件上,其中该第二接触件与该第一接触件构成一电容接触件。2.如权利要求1所述的半导体装置的制造方法,其特征在于,该半导体基板包括:多个主动区,位于该半导体基板中;以及多个隔离结构,位于该半导体基板中的该些主动区之间。3.如权利要求1所述的半导体装置的制造方法,其特征在于,该通过一自对准接触刻蚀工艺在该些位线结构之间形成多个电容接触孔的步骤包括:形成一图案化的掩膜于该第二绝缘层上;刻蚀未被该图案化的掩膜覆盖的部分,直到暴露出该半导体基板的一部分表面;以及移除该图案化的掩膜。4.如权利要求1所述的半导体装置的制造方法,其特征在于,在形成一第一接触件于该些电容接触孔中之前更包括:形成一第三绝缘层内衬于该些电容接触孔的侧壁上和一牺牲间隔层于该些电容接触孔的侧壁上的该第三绝缘层上,以界定一第一开口。5.如权利要求4所述的半导体装置的制造方法,其特征在于,该形成一气隙于该第一接触件周围的步骤包括:通过一湿法刻蚀移除剩余的该牺牲间隔...

【专利技术属性】
技术研发人员:张维哲田中义典
申请(专利权)人:华邦电子股份有限公司
类型:发明
国别省市:中国台湾,71

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