多功能芯片内置的测试电路制造技术

本发明专利技术公开一种多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。所述测试电路括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路，只用一个测试端口即可实现现有技术的常规电路采用三个端口方可实现的三种测试功能，从而能够避免芯片内部的测试电路对芯片资源的浪费，进而能够降低芯片的成本。

Built in test circuit for multifunctional chip

The test circuit of the invention discloses a multifunctional chip, the test circuit comprises a judging circuit, clock selection circuit, test pull-down circuit and drop pulse circuit; judging circuit includes a first D flip-flop, D flip-flop, second first and second inverters and third inverters, and a NAND gate; clock selection circuit includes two selection circuit and the fourth inverter circuit includes a first pull-down test; second NMOS tube and NMOS tube; drop pulse circuit including D latch, fifth inverter and or gate. The test circuit comprises a judging circuit, clock selection circuit, test pull-down circuit and drop pulse circuit, only one test port to achieve conventional circuit of existing technology using three port three test functions can be realized, so as to avoid the waste of test circuit inside the chip on chip resources, which can reduce the chip cost.

【技术实现步骤摘要】
多功能芯片内置的测试电路
本专利技术涉及测试电路
更具体地，涉及一种多功能芯片内置的测试电路。
技术介绍
现有技术中，在各种芯片内部，都需要设置测试电路，用以检测芯片内部的某部分的功能。许多时候，芯片需要测试一个频率输出，以检查是否符合预定的频率要求；另外一些时候，需要向芯片内部输入一个时钟，以实现对芯片进行同步控制或者加速测试；还有一些时候，需要通过简单方便的置高或置低某些测试端，来控制某些功能的测试。如图1和图2所示，现有技术的芯片内置的测试电路采用一个时钟选择电路。该时钟选择电路包括第一D触发器F1a、第二D触发器F2a、二选一电路I3a、第一反相器I4a和第二反相器I5a，其中第一D触发器F1a的时钟端C和第二D触发器F2a的时钟端C均电连接至内部待测时钟CK1，第一D触发器F1a的时钟反端CB和第二D触发器F2a的时钟反端CB均电连接至第二反相器I5a的反相输出端Y，第一D触发器F1a的D端接高电位，第二D触发器F2a的D端电连接至第一D触发器F1a的Q端，组成类似移位寄存器的结构，第一D触发器F1a的R端和第二D触发器F2a的R端均电连接至第二端口PORT2，二选一电路I3a的第一输入端in0电连接至第二端口PORT2，二选一电路I3a的第二输入端in1电连接至内部待测时钟CK1，二选一电路I3a的选择端sel电连接至第二D触发器F2a的Q端，二选一电路I3a的输出端out经第一反相器I4a电连接至时钟输出端CKout。内部待测时钟CK1依次经第一缓冲器I1a和第二缓冲器I2a电连接至第一端口PORT1。当外送频率经由第二端口PORT2输入时，该时钟选择电路会自动比较第二端口PORT2和内部待测时钟CK1的频率快慢，并从二者中选择较快的频率送至时钟输出端CKout，以供后级电路使用。第三端口PORT3作为控制端，依次经第三缓冲器I6a和第四缓冲器I7a缓冲后接入芯片内部，控制某些功能的测试。可以看到，现有技术的芯片内置的测试电路为了实现上述三种测试功能，采用三个端口。由于三个端口所占据的芯片面积远远大于芯片的其它器件，因此，三个端口相当程度上增加了芯片面积。更为重要的是，后续还要为三个端口做相应的测试配套。因此，现有技术的芯片内置的测试电路浪费了宝贵的芯片资源，增加了芯片的成本。如何避免芯片内部的测试电路对芯片资源的浪费进而降低芯片的成本成为本领域技术人员亟待解决的技术问题。因此，需要提供一种多功能芯片内置的测试电路。
技术实现思路
本专利技术的目的在于提供一种多功能芯片内置的测试电路。为达到上述目的，本专利技术采用下述技术方案：多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。优选地，所述第二反相器为三态反相器。优选地，所述第一D触发器的时钟端和所述第二D触发器的时钟端均与内部待测时钟输入端电连接；所述第一D触发器的时钟反端和所述第二D触发器的时钟反端均与所述第三反相器的反相输出端电连接；所述第一D触发器的D端接高电位，所述第二D触发器的D端与所述第一D触发器的Q端电连接；所述第一D触发器的R端和所述第二D触发器的R端均与所述与非门的输出端电连接；所述与非门的第一输入端与所述第六反相器的反相输出端电连接，所述与非门的第二输入端与测试端口电连接；所述第二反相器的输入端与所述第三反相器的反相输出端电连接；所述第二反相器的反相输出端经电阻电连接至测试端口；所述第二反相器的使能端和所述第一反相器的输入端均与所述第二D触发器的端电连接；所述第二反相器的使能反端与所述第一反相器的反相输出端电连接；所述第一反相器的反相输出端与控制端电连接。优选地，所述二选一电路的第一输入端与所述与非门的输出端电连接；所述二选一电路的第二输入端与所述第三反相器的反相输出端电连接；所述二选一电路的选择端与所述第一反相器的反相输出端电连接；所述二选一电路的输出端与所述第四反相器的输入端电连接；所述第四反相器的反相输出端电连接至时钟输出端。优选地，所述第一NMOS管的源极与所述第二NMOS管的漏极电连接，使得所述第一NMOS管和所述第二NMOS管串联构成一个下拉管；所述第一NMOS管的漏极与测试端口电连接；所述第二NMOS管的源极接地；所述第一NMOS管的栅极与所述第一反相器的反相输出端电连接；所述第二NMOS管的栅极与所述或非门的输出端电连接。优选地，所述D锁存器的时钟端与时钟输出端电连接，所述D锁存器的时钟反端与所述第五反相器的反相输出端电连接；所述D锁存器的D端与所述或非门的第一输入端电连接，所述D锁存器的端与所述或非门的第二输入端电连接；所述D锁存器的Rb端与所述第六反相器的反相输出端电连接；所述或非门的输出端与所述第二NMOS管的栅极电连接。本专利技术的有益效果如下：与现有技术相比，本专利技术的所述测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路，只用一个测试端口即可实现现有技术的常规电路采用三个端口方可实现的三种测试功能，从而能够避免芯片内部的测试电路对芯片资源的浪费，进而能够降低芯片的成本。附图说明下面结合附图对本专利技术的具体实施方式作进一步详细的说明。图1为现有技术的芯片内置的测试电路的电路图。图2为现有技术的芯片内置的测试电路的时序图。图3为本专利技术实施例提供的多功能芯片内置的测试电路的电路图。图4为本专利技术实施例提供的多功能芯片内置的测试电路的时序图。具体实施方式为了更清楚地说明本专利技术，下面结合优选实施例和附图对本专利技术做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本专利技术的保护范围。如图3所示，本实施例提供的多功能芯片内置的测试电路包括判断电路a、时钟选择电路b、测试下拉电路c和下拉脉冲电路d。判断电路a包括第一D触发器F1、第二D触发器F2、第一反相器I1、第二反相器I2、第三反相器I3、以及与非门I7。其中，第二反相器I2为三态反相器。第一D触发器F1的时钟端C和第二D触发器F2的时钟端C均与内部待测时钟输入端CK1电连接；第一D触发器F1的时钟反端CB和第二D触发器F2的时钟反端CB均与第三反相器I3的反相输出端Y电连接；第一D触发器F1的D端接高电位，第二D触发器F2的D端与第一D触发器F1的Q端电连接；第一D触发器F1的R端和第二D触发器F2的R端均与与非门I7的输出端Y电连接；与非门I7的第一输入端A与第六反相器I6的反相输出端Y电连接，与非门I7的第二输入端B与测试端口TEST电连接；第二反相器I2的输入端A与第三反相器I3的反相输出端Y电连接；第二反相器I2的反相输出端Y经电阻R1电连接至测试端口TEST；第二反相器I2的使能端EN和第一反相器I1的输入端A均与第二D触发器F2的端电连接；第二反相器I2的使能反端ENB与第一反相器I1的反相输出端Y电连接；第一反相器I1的反相输出端Y与控制端Ctrl电连接；时钟选择电路b本文档来自技高网...

【技术保护点】
多功能芯片内置的测试电路，其特征在于，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。

【技术特征摘要】
1.多功能芯片内置的测试电路，其特征在于，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。2.根据权利要求1所述的多功能芯片内置的测试电路，其特征在于，所述第二反相器为三态反相器。3.根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述第一D触发器的时钟端和所述第二D触发器的时钟端均与内部待测时钟输入端电连接；所述第一D触发器的时钟反端和所述第二D触发器的时钟反端均与所述第三反相器的反相输出端电连接；所述第一D触发器的D端接高电位，所述第二D触发器的D端与所述第一D触发器的Q端电连接；所述第一D触发器的R端和所述第二D触发器的R端均与所述与非门的输出端电连接；所述与非门的第一输入端与所述第六反相器的反相输出端电连接，所述与非门的第二输入端与测试端口电连接；所述第二反相器的输入端与所述第三反相器的反相输出端电连接；所述第二反相器的反相输出端经电阻电连接至测试端口；所述第二反相器的使能端和所述第一反相器的输入端均与所述第二D触发器的_Q__端电连接；所述第二反相器的使能反端与所述第一反相器...

【专利技术属性】
技术研发人员：丁东民，周盛，金翔，吴刚，
申请(专利权)人：华润半导体深圳有限公司，
类型：发明
国别省市：广东,44