用于高数据速率应用的发射器输出驱动器电路及其操作方法技术

技术编号:15794830 阅读:263 留言:0更新日期:2017-07-10 10:04
单端差分输出驱动器电路的实施例包括一个或多个互补数据交换对,其各自耦合到T线圈。每一互补数据交换对在电压源和接地参考节点之间耦合,并且每一互补数据交换对包括互补晶体管,其各自具有控制端、第一导电端和第二导电端。在每一对中,所述互补晶体管的所述第一导电端在输出节点处耦合在一起,并且所述互补晶体管的所述控制端被配置成接收输入信号。T线圈耦合到所述输出节点,并且包括在所述输出节点和输出端之间耦合的第一线圈,以及在所述输出节点和终端之间耦合的第二线圈。在所述输出驱动器电路的操作期间,互电感存在于所述第一和第二线圈之间。

【技术实现步骤摘要】
用于高数据速率应用的发射器输出驱动器电路及其操作方法
本文中所描述的标的物的实施例大体上涉及点对点通信系统中的芯片上差分输出驱动器和它们的操作方法。
技术介绍
被称为串行器/串并转换器(或“SerDes”)的装置通常用于高速点到点通信系统,以在发射器和接收器之间交换数据。在发射器中,发射器侧的SerDes从并行数据总线接收并行数据信号,并将所述信号转换成串行化位流。将串行化位流馈送到差分线路驱动器(或“差分信号缓冲器”或“差分输出驱动器”),所述差分线路驱动器将串行化位流驱动到单端或差分通道上。在接收器中,并假设有差分通道,接收器侧的SerDes从所述通道接收串行化位流,并将其馈送到差分信号输入缓冲器中。输入缓冲器执行时钟恢复,并将进入的位转换成串行位流。随后,对串行位流进行串并转换(即,转换回并行数据信号)。在发射器侧的SerDes中,常规的差分线路驱动器可实施为电流型驱动器或电压型驱动器。这两种类型的驱动器的性能可通过带宽、抖动、振幅、功率消耗、共模噪声和回波损耗以及其它物质进行量化。当彼此相比较时,常规的电流型驱动器和电压型驱动器具有不同的性能优点和缺点。随着数据速率持续上升,差分线路驱动器的开发人员一直致力于设计具有改进性能的驱动器。
技术实现思路
本专利技术提供一种单端差分输出驱动器电路,包括一个或多个互补数据交换对,其各自耦合到T线圈。每一互补数据交换对在电压源和接地参考节点之间耦合,并且每一互补数据交换对包括互补晶体管,其各自具有控制端、第一导电端和第二导电端。在每一对中,所述互补晶体管的所述第一导电端在输出节点处耦合在一起,并且所述互补晶体管的所述控制端被配置成接收输入信号。T线圈耦合到所述输出节点,并且包括在所述输出节点和输出端之间耦合的第一线圈,以及在所述输出节点和终端之间耦合的第二线圈。在所述输出驱动器电路的操作期间,互电感存在于所述第一和第二线圈之间。附图说明结合以下图式考虑,同时通过参考详细描述和权利要求书可得到对标的物的较完整理解,图式中类似附图标号遍及各图指代相似元件。图1是包括芯片上发射器和接收器I/O电路的点到点SerDes型通信系统的部分的简化框图,所述芯片上发射器和接收器I/O电路通过差分通道以通信方式耦合;图2是根据实施例的可用于发射器I/O电路中的芯片上差分输出驱动器电路的简化电路图;图3是操作可并入到SerDes系统的发射器中的差分输出驱动器电路的实施例的方法的流程图;图4是根据实施例的示出了用于常规的芯片上差分输出驱动器电路的差分回波损耗与频率,以及用于实施有T线圈的芯片上差分输出驱动器电路的差分回波损耗与频率的图表;图5是根据实施例的示出了用于常规的芯片上差分输出驱动器电路的的归一化增益与频率,以及用于实施有T线圈的芯片上差分输出驱动器电路的归一化增益与频率的图表;图6示出了常规的输出驱动器电路的瞬时眼图;以及图7示出了实施有T线圈的输出驱动器电路的实施例的瞬时眼图。具体实施方式本专利技术的标的物的实施例包括推挽式电流型输出驱动器电路,其适用于高数据速率发射器。例如,如在下文中将详细地描述,输出驱动器电路实施例可用于串行器/串并转换器(SerDes)类型的系统中,其中发射器内的串行器向芯片上输出驱动器电路的实施例提供串行化位流,并且输出驱动器电路将表示位流的信号驱动到差分通道上。在一些实施例中,通道可为芯片上通道,但在其它实施例中,通道可为芯片外通道。如本文所使用,术语“芯片上”意味着在集成电路(IC)内集成或直接耦合到集成电路(IC)(例如,半导体芯片),例如发射器IC、接收器IC或收发器IC。相反地,如本文所使用,术语“芯片外”意味着耦合到除IC以外的衬底,例如印刷电路板(PCB)或一些其它类型的模块衬底(例如,多芯片模块衬底)。尽管在图式中示出并在下文详细描述SerDes类型的系统中的各种实施例的实施方案,但应理解,下文描述的输出驱动器电路实施例还可在多种其它发射器类型中实施。实质上,输出驱动器电路实施例可实施在将互补数据驱动到差分通道上(例如,芯片上或芯片外通道)且包括串行链路终端的任何类型的芯片上发射器中。如稍后将详细地描述,发射器中的芯片上I/O(输入/输出)电路包括具有正耦合的T线圈电路的推挽式输出驱动器(或推挽式互补数据交换对),所述正耦合的T线圈电路被配置成管芯上输出电容进行滤波并提供带宽增强。当相比于常规的I/O电路时,这可产生改进的回波损耗和增加的带宽。众所周知,在所关注的中心操作性频率附近的相对较低的回波损耗和更宽的带宽是所期望的性能目标,这可使系统能够更好地满足高速性能要求。图1是包括芯片上发射器130和接收器I/O电路160的点到点SerDes型通信系统100的部分的简化框图,芯片上发射器130和接收器I/O电路160通过差分通道150(例如,芯片上通道或芯片外通道)以通信方式耦合。尽管未示出,但发射器I/O电路130形成发射器集成电路(IC)的部分,其中发射器IC的边界由虚线138指示。发射器的未示出部分被配置成产生并行发射数据信号110,其被提供到发射器I/O电路130。类似地,尽管未示出,但接收器I/O电路160形成接收器IC的部分,其中接收器IC的边界由虚线168指示。接收器的未示出部分被配置成接收和处理由接收器I/O电路160产生的并行接收数据信号120。发射器I/O电路160包括串行器132、差分输出驱动器134的实施例和锁相回路(PLL)电路136。串行器132被配置成从发射器的并行数据总线(未示出)接收并行发射数据信号110,并将并行发射数据信号110转换成串行化位流112。通过串行器132的并行发射数据信号110的取样和串行化位流112的输出由高速时钟信号142控制,所述高速时钟信号142由PLL136提供。PLL136由高质量参考时钟信号140驱动,所述参考时钟信号140可具有基本上等于串行器132在并行发射数据信号110中计时的速率的时钟频率(在本文中被称作“并行数据时钟速率”)。使用参考时钟信号140,PLL136在基本上等于并行数据时钟速率乘以N的时钟频率下产生高速时钟信号142,其中N是并行发射数据信号110的数目。例如,在其中并行数据总线提供十个并行发射数据信号110且参考时钟信号140的时钟频率是1.4吉兆赫(GHz)的系统中,高速时钟信号142可具有14GHz的时钟频率。在此类实施例中,串行化位流112的数据速率(在本文中被称作“串行数据速率”)将是时钟频率的两倍,或每秒28千兆位(28Gbps)。由串行器132产生的串行化位流112被提供到差分输出驱动器134,所述差分输出驱动器134被配置成将串行化位流112作为差分发射数据信号114驱动到差分通道150上。如结合图2将更详细地描述,差分输出驱动器134的实施例包括具有正耦合的T线圈配置的推挽式互补数据交换对,其中T线圈配置被配置成对管芯上输出电容进行滤波,所述管芯上输出电容可与芯片上I/O电路130和/或芯片上静电放电(ESD)电路(未图示)相关联。当相比于常规的输出驱动器电路时,这可产生改进的回波损耗和带宽扩展,并因此使发射器I/O电路160能够满足对相对较高速度的数据通信的性能要求。差分通道150可包括(例如)导线(例如,双绞线)或本文档来自技高网...
用于高数据速率应用的发射器输出驱动器电路及其操作方法

【技术保护点】
一种输出驱动器电路,其特征在于,包括:被配置成产生第一输出信号的第一输出端;在电压源和接地参考节点之间耦合的第一互补数据交换对,其中所述第一互补数据交换对包括具有控制端、第一导电端和第二导电端的第一晶体管,以及具有控制端、第一导电端和第二导电端的第二晶体管,其中所述第一和第二晶体管的所述第一导电端在第一输出节点处耦合在一起,并且其中所述第一和第二晶体管的所述控制端被配置成接收第一输入信号;以及耦合到所述第一输出节点的第一T线圈,其中所述第一T线圈包括在所述第一输出节点和所述第一输出端之间耦合的第一线圈,以及在所述第一输出节点和第一终端之间耦合的第二线圈,其中在所述输出驱动器电路的操作期间,互电感存在于所述第一线圈和所述第二线圈之间。

【技术特征摘要】
2015.12.29 US 14/982,1151.一种输出驱动器电路,其特征在于,包括:被配置成产生第一输出信号的第一输出端;在电压源和接地参考节点之间耦合的第一互补数据交换对,其中所述第一互补数据交换对包括具有控制端、第一导电端和第二导电端的第一晶体管,以及具有控制端、第一导电端和第二导电端的第二晶体管,其中所述第一和第二晶体管的所述第一导电端在第一输出节点处耦合在一起,并且其中所述第一和第二晶体管的所述控制端被配置成接收第一输入信号;以及耦合到所述第一输出节点的第一T线圈,其中所述第一T线圈包括在所述第一输出节点和所述第一输出端之间耦合的第一线圈,以及在所述第一输出节点和第一终端之间耦合的第二线圈,其中在所述输出驱动器电路的操作期间,互电感存在于所述第一线圈和所述第二线圈之间。2.根据权利要求1所述的输出驱动器电路,其特征在于,所述第一和第二线圈的电感被配置成使得在所述输出驱动器电路的操作期间,所述第一线圈和所述第二线圈之间的所述互电感基本上滤出所述第一互补数据交换对的输出电容。3.根据权利要求1所述的输出驱动器电路,其特征在于,另外包括:被配置成产生第二输出信号的第二输出端,其中所述第一和第二输出信号是差分输出信号的互补信号;在所述电压源和所述接地参考节点之间与所述第一互补数据交换对并联耦合的第二互补数据交换对,其中所述第二互补数据交换对包括具有控制端、第一导电端和第二导电端的第三晶体管,以及具有控制端、第一导电端和第二导电端的第四晶体管,其中所述第三和第四晶体管的所述第一导电端在第二输出节点处耦合在一起,并且其中所述第三和第四晶体管的所述控制端被配置成接收与所述第一输入信号互补的第二输入信号;以及耦合到所述第二输出节点的第二T线圈,其中所述第二T线圈包括在所述第二输出节点和所述第二输出端之间耦合的第三线圈,以及在所述第二输出节点和第二终端之间耦合的第四线圈,其中在所述输出驱动器电路的操作期间,互电感存在于所述第三线圈和所述第四线圈之间。4.根据权利要求3所述的输出驱动器电路,其特征在于:所述第一终端包括在所述第二线圈和共模节点之间耦合的第一电阻器;所述第二终端包括在所述第四线圈和所述共模节点之间耦合的第二电阻器,以及所述共模节点耦合到所述接地电压参考。5.根据权利要求4所述的输出驱动器电路,其特征在于,所述共模节点通过共模电容器耦合到所述接地电压参考,所述共模电容器具有对AC信号的低阻抗。6.根据权利要求3所述的输出驱动器电路,其特征在于,所述第一输出端、所述第二输出端、所述第一互补数据交换对、所述第二互补数据交换对、所述第一T线圈和所述第二T线圈全部集成到单个集成电路中。7.一种差分输出驱动器电路,其特征在于,包括:被配置成产生第一输出信号的第一输出端;被配置成产生第二输出信号的第二输出端,其中所述第一和第二输出信号是差分输出信号的互补信号;在电压源和接地参考节点之间耦合的第一互补数据交换对,其中所述第一互补数据交换对包括一对第一互补晶体管,其中所述第一互补晶体管中的每一个包括控制端、第一导电端和第二导电端,其中所述第一互补晶体管的所述第一导电端在第一输出节点处耦合在一起,并且其中所述第一互补晶体管的所述控制端被配置成接收第一输入信号;在所述电压源和所述接地参考节点之间与所述第一互补数据交换对并联耦合的第二互补数据交换对,其中所述第二互补数据交换对包括一对第二互补晶体管,其中所述第二互补晶体管中的每一个包括控制端、第一导电端和第二导电端,其中所述第二互补晶体管的所述第一导电端在第二输出节点处耦合在一起,并且其中所述第二互补晶体管的所述控制端被配置成接收与所述第一输入信号互补的第二输入信号;耦合到所述第一输出节点的第一T线圈,其中所述第一T线圈包括在所述第一输出节点和所述第一输出端之间耦合的第一线圈,以及在所述第一输出节点和第一终端之间耦合的第二线圈,其中在所述输出驱动器电路的操作期间,互电感存在于所述第一线圈和所述第二线圈之间;以及耦合到所述第二输出节点的第二T线圈,其中所述第二T线圈包括在所述第二输出节点和所述第二输出端之间耦合的第三线圈,以及在所述第二输出节点和第二终端之间耦合的第四线圈,其中在所述输出驱动器电路的操作期间,互电感存在于所述第三线圈和所述第四线圈之间。8.根据权利要求7所述的差分输出驱动器电路,其特征在于:所述第一和第二线圈的电感被配置成使得在所述差分输出驱动器电路的操作期间,所述第一线圈和所述第二线圈之间的所述互电感基本上滤出所述第一互补数据交换对的输出电容;以及所述第三和第四线圈的电感被配置成使得在所述差分输出驱动器电路的操作期间,所述第三线圈和所述第四线圈之间的所述互电感基本上滤出所述第二互补数据交换对的输出电容。9.根据权利要求7所述的差分输出驱动器电路,其特征在于:所述第一终端包括在所述第二线圈和共模节点之间耦合的第一电阻器;所述第二终端包括在所述第四线圈和所述共模节点之间耦合的第二电阻器,以及所述共模节点耦合到所述接地电压参考。10.根据权利要求9所述的差分输出驱动器电路,其特征在于,所述共模节点通过共模电容器耦合到所述接地电压参考,所述共模电容器具有对AC信号的低阻抗。11.根据权利要求7所述的差分输出驱动器电路,其特征在于,所述第一输出端、所述第二输出端、所述第一互补数据交换对、所述第二...

【专利技术属性】
技术研发人员:厄尔·K·亨特布赖恩·D·普雷布尔
申请(专利权)人:恩智浦美国有限公司
类型:发明
国别省市:美国,US

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