半导体装置制造方法及图纸

在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。

【技术实现步骤摘要】
半导体装置本申请是申请日为2011年12月29日、申请号为201180076035.8、专利技术名称为“半导体装置”的专利技术专利申请的分案申请。
本专利技术涉及具备在与存储器装置之间进行数据的输入输出的接口电路的半导体装置，特别涉及在与双倍数据速率(DDR：Doubledatarate)的同步存储器(SynchronousMemory)之间进行数据的输入输出的半导体装置。
技术介绍
作为以双倍数据速率进行数据的输入输出的同步存储器，已知例如DDR-SDRAM(SynchronousDynamicRandomAccessMemory,同步动态随机存取存储器)。DDR-SDRAM为了进行时钟同步方式的高速通信，输出数据信号和与其同步的选通信号。DDR-SDRAM输出的数据信号的边缘和选通信号的边缘一致。在接受从DDR-SDRAM输出了的数据信号以及选通信号的接口电路中，需要使所接收的选通信号延迟1/4周期量的延迟电路。通过使输入了的选通信号延迟1/4周期量(90度的相位量)，能够在选通信号的上升沿边缘以及下降沿边缘这两者的定时取入数据信号。作为用于调整选通信号的延迟量的电路，例如，已知日本特开2008-311999号公报(专利文献1)记载的电路。该电路包括延迟量可变的可变延迟部、相位比较部、以及延迟控制部。相位比较部比较来自输入缓冲门的选通信号的相位和来自可变延迟部的延迟信号的相位。延迟控制部根据相位比较部的比较结果设定可变延迟部的延迟量。从上述接口电路供给DDR-SDRAM的动作时钟作为外部时钟。DDR-SDRAM与该外部时钟同步地进行数据的输入输出。因此，在DDR-SDRAM中，设置了再生与外部时钟准确地同步了的内部时钟的再生电路。作为这样的再生电路，例如，使用了PLL(Phaselockloop，锁相回路)电路(例如参照日本特开2000-323969号公报(专利文献2))、或者DLL(DelayLockLoop，延迟锁定回路)电路(例如参照日本特开2009-21706号公报(专利文献3))、或者SMD(SynchronousMirrorDelay，同步镜像延迟)电路(例如参照日本特开2000-311028号公报(专利文献4))等。现有技术文献专利文献专利文献1：日本特开2008-311999号公报专利文献2：日本特开2000-323969号公报专利文献3：日本特开2009-21706号公报专利文献4：日本特开2000-311028号公报
技术实现思路
但是，在上述接口电路中设置的延迟电路中，需要使延迟电路的延迟量与选通信号的频率、即存储器装置的动作频率对应的目标延迟准确地一致。特别，近年来的存储器装置为了进行低功耗化，有时需要切换存储器装置的动作频率来使用。因此，需要针对比以往更宽的频率范围调整延迟量。通常，延迟电路由级联连接了的多个延迟元件(例如反相器)构成。通过切换选通信号所通过的延迟元件的级数来调整选通信号的延迟量。因此，以往，为了对应于广大的频率范围，无法避免延迟元件数的增大，导致了延迟电路的面积增大。另一方面，在单纯地增大了各个延迟元件的延迟量的情况下，针对与存储器装置的动作频率对应的目标延迟的误差增大。其结果，产生从存储器装置读出数据时的准备(setup)时间或者保持时间的余量减少这样的问题。本专利技术的目的在于，在具备了从存储器装置接受数据信号以及选通信号的接口电路的半导体装置中，能够尽可能抑制使选通信号延迟的延迟电路的面积增大，并且能够针对更宽的频率范围进行准确的延迟量调整。本专利技术的一种实施方式的半导体装置具备生成设定了的频率的时钟信号的时钟生成器、和接口电路。接口电路根据时钟信号向外部存储器装置供给动作时钟，从外部存储器装置接收数据信号以及选通信号。接口电路包括使所接收的选通信号延迟的延迟电路、和在由延迟电路延迟了的选通信号的边缘的定时对数据信号进行采样的数据检测电路。延迟电路包括第1调整电路、和与第1调整电路串联地连接了的第2调整电路。第1调整电路能够按照与时钟信号的设定频率对应的多个阶段，调整选通信号的延迟量。第2调整电路能够以比第1调整电路细的精度来调整选通信号的延迟量。根据上述实施方式，使选通信号延迟的延迟电路包括第1调整电路、和能够实现比第1调整电路更细的精度调整的第2调整电路。根据时钟信号的设定频率，按照多个阶段，调整第1调整电路的延迟量，所以能够抑制延迟电路的面积增大，并且针对更宽的频率范围进行准确的延迟量调整。附图说明图1是示出本专利技术的实施方式1的半导体装置1的结构的框图。图2是示出图1的接口电路5的一部分的结构的框图。图3是示意地示出选通信号DQS、数据信号DQ、以及延迟后的选通信号DQS90的波形的图。图4是示意地示出时钟信号CLKa、CLKb以及延迟脉冲DQS90的波形的图。图5是示出图2的延迟量调整电路27的结构的一个例子的图。图6是示出图2的偏置调整电路26的结构的一个例子的图。图7是示出图1的存储器控制器4中存储了的变换表格的一个例子的图。图8是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图(在延迟量的切换幅度比较大的情况下)。图9是示意地示出在比较例的DQS延迟电路中延迟代码与延迟量的关系的图(在延迟量的切换幅度比较小的情况下)。图10是示意地示出在图6的DQS延迟电路25中延迟代码41与延迟量的关系的图。图11是示出在各个延迟元件DE的延迟量变化了的情况下的延迟代码与DQS延迟电路25的延迟量的关系的图。图12是示出构成DQS延迟电路25的各电路的面积的比例的一个例子的图。图13是示出图1的半导体装置1的动作时序的一个例子的图。图14是示出本专利技术的实施方式2的半导体装置中设置的DQS延迟电路25A的结构的图。图15是示出在图14的偏置调整电路26A的情况下在存储器控制器4中存储了的变换表格的一个例子的图。图16是示出在图14的DQS延迟电路25A中延迟代码与延迟量的关系的图。图17是用于说明确定在各延迟线中设置了的延迟元件的级数的步骤的图。图18是用于说明作为图17的比较例，在各延迟线中设置了的延迟元件的级数不恰当的情况的图。图19是示出本专利技术的实施方式3的半导体装置中设置的DQS延迟电路25B的结构的图。图20是示出在图19的DQS延迟电路25B中偏置值是0的情况下的延迟代码与延迟电路整体的延迟量的关系的图。(符号说明)1：半导体装置；2：DRAM装置；4：存储器控制器；4A：变换表格；5：接口电路；7：时钟生成器；14：偏置设定值；24：选择器电路；25、25A、25B：DQS延迟电路；26、26A、26B：偏置调整电路；27：延迟量调整电路；28：数据检测电路；30：偏置控制电路；30A：偏置·旁通控制电路；31：校准控制电路；32：控制模块；33：信号处理部；34：脉冲生成器；35：相位比较器；41：延迟代码；43：旁通·使能信号；50～53、51A～53A：块；60：延迟线；59、61：选择器电路；CK：系统时钟；DE：延迟元件；DQ：数据信号；DQS：选通信号。具体实施方式以下，参照附图，详细说明本专利技术的实施方式。另外，对同一或者相当的部分附加同一参照符号，不重复其说明。<实施方式1>[半导体装置1的整体结构]图1本文档来自技高网...

【技术保护点】
一种半导体装置，具备接口电路，所述接口电路具备：缓冲器，配置为从外部存储器装置接收数据信号和选通信号；延迟电路，配置为延迟所接收的选通信号；以及数据检测电路，配置为在利用所述延迟电路延迟后的所述选通信号的边缘的定时，对所述数据信号进行采样，所述延迟电路具备：第1调整电路，包括多个延迟元件，并且配置为在多个阶段调整所述选通信号的延迟量，以及第2调整电路，与所述第1调整电路串联地连接，并且能够以比所述第1调整电路更细的精度调整所述选通信号的延迟量，以及所述第1调整电路进一步具备：旁通线，与所述多个延迟元件的一部分并联地连接，并且具有比与所述旁通线并联连接的一部分的延迟元件整体的延迟量小的延迟量，以及选择器，配置为选择以及输出通过了所述多个延迟元件的所述一部分的选通信号或者通过了与所述多个延迟元件的所述一部分并联连接的所述旁通线的选通信号。

【技术特征摘要】
1.一种半导体装置，具备接口电路，所述接口电路具备：缓冲器，配置为从外部存储器装置接收数据信号和选通信号；延迟电路，配置为延迟所接收的选通信号；以及数据检测电路，配置为在利用所述延迟电路延迟后的所述选通信号的边缘的定时，对所述数据信号进行采样，所述延迟电路具备：第1调整电路，包括多个延迟元件，并且配置为在多个阶段调整所述选通信号的延迟量，以及第2调整电路，与所述第1调整电路串联地连接，并且能够以比所述第1调整电路更细的精度调整所述选通信号的延迟量，以及所述第1调整电路进一步具备：旁通线，与所述多个延迟元件的一部分并联地连接，并且具有比与所述旁通线并联连接的一部分的延迟元件整体的延迟量小的延迟量，以及选择器，配置为选择以及输出通过了所述多个延迟元件的所述一部分的选通信号或者通过了与所述多个延迟元件的所述一部分并联连接的所述旁通线的选通信号。2.根据权利要求1所述的半导体装置，进一步具备时钟生成器，所述时钟生成器配置为生成具有所设定的频率的时钟信号，其中所述接口电路被配置为根据所述时钟信号，向所述外部存储器装置供给动作时钟，并且所述第1调整电路被配置为按照与所述时钟信号的所设定的频率对应的多个阶段，调整所述选通信号的延迟量。3.根据权利要求1所述的半导体装置，其中所述选择器被配置为根据所述接口电路的动作模式选择通过了所述多个延迟元件的所述一部分的选通信号或者通过了与所述多个延迟元件的所述一部分并联连接的所述旁通线的选通信号。4.根据权利要求1所述的半导体装置，其中在所述第1调整电路中设置的所述多个延迟元件彼此串联连接，并被划分为分别包括多个延迟元件的第1个块至第M个块这M个块，以及所述旁通线与所述M个块中的至少一个块并联连接。5.根据权利要求1所述的半导体装置，其中在所述第1调整电路中设置的所述多个延迟元件彼此串联连接，并被划分为分别包括多个延迟元件的第1个块至第M个块这M个块，所述旁通线与所述M个块中的至少一个块并联连接，并且为所述M个块中的每个块设置所述选择器，并且所述选择器配置为选择通过对应的所述M个块中的第i个块的选通信号或通过与所述M个块中的所述第i个块并联连接的旁通线的选通信号，其中i是1到M之间的一个整数。6.根据权利要求5所述的半导体装置，进一步具备时钟生成器，所述时钟生成器被配置为生成具有所设定的频率的时钟信号，其中所述接口电路配置为根据所述时钟信号，向所述的外部存储器装置供给动作时钟，并且所述第1调整电路进一步具备选择电路，所述选择电路配置为根据所述时钟信号的所设定的频率选择与相应的M个块对应的选择器的输出中的一个。7.根据权利要求6所述的半导体装置，进一步具备：中央处理单元，配置为设定所述时钟信号的...

【专利技术属性】
技术研发人员：饭岛正章，出口光宏，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP