半导体结构及其制造方法技术

技术编号:15793592 阅读:176 留言:0更新日期:2017-07-10 05:10
一种半导体结构及其制造方法,所述方法包括:提供包括相邻设置的第一区域和第二区域的半导体衬底;在衬底上形成图形化的掩膜层,所述掩膜层具有位于第一区域的第一斜面;对衬底进行调整阈值电压离子掺杂工艺,离子透过第一斜面对应的掩模层在衬底内形成沟道区。本发明专利技术通过在第一区域形成具有厚度梯度的掩膜层,离子注入后形成的沟道区也具有厚度梯度,靠近源区的沟道厚度比靠近漏区的沟道厚度厚,由于靠近源区的沟道厚度对载流子迁移率的影响较大,而靠近漏区的沟道厚度对载流子迁移率的影响较小,从而能够在减小对载流子迁移率影响的同时降低了靠近漏区的沟道厚度,进而有效地抑制了DIBL效应,提高了半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及半导体领域,尤其涉及一种半导体结构及其制造方法。
技术介绍
在半导体制造中,随着超大规模集成电路的发展趋势,集成电路特征尺寸持续减小。为了适应特征尺寸的减小,MOSFET场效应管的沟道长度也相应不断缩短。然而,随着器件沟道长度的缩短,器件源极与漏极间的距离也随之缩短,因此栅极对沟道的控制能力随之变差,栅极电压夹断(pinchoff)沟道的难度也越来越大,使得亚阈值漏电(subthresholdleakage)现象,即所谓的短沟道效应(SCE:short-channeleffects)更容易发生。漏端引入的势垒降低(DrainInductionBarrierLower,简称DIBL)效应是一种常见的短沟道效应,即当沟道长度减小,源漏电压增加而使得源区和漏区PN结耗尽区靠近时,沟道中的电力线可以从漏区穿越到源区,并引起源端势垒高度降低的问题,从而使源区注入沟道的载流子数目增加,漏端电流增大。随着沟道长度的进一步减小,DIBL效应的影响越来越严重,使晶体管阈值电压降低,器件电压增益下降,进而降低半导体结构的电学性能。为了更好的适应特征尺寸的减小,半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡,如鳍式场效应管(FinFET)。尽管鳍式场效应管的引入能够在一定程度上抑制DIBL效应以提高半导体结构的电学性能,但是,现有技术形成的半导体结构的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其制造方法,提高半导体结构的电学性能。为解决上述问题,本专利技术提供一种半导体结构的制造方法。包括如下步骤:提供半导体衬底,所述半导体衬底包括相邻设置的第一区域和第二区域;在所述半导体衬底上形成图形化的掩膜层,所述硬掩膜层内形成有垂直于衬底表面方向的剖面形状为三角形的开口,所述三角形开口包括第一斜面和第二斜面,所述第一斜面在所述半导体衬底上的投影覆盖所述第一区域,所述第二斜面在所述半导体衬底上的投影覆盖部分所述第二区域;在所述掩模层上形成露出所述第一斜面的第二图形层;以所述掩模层和第二图形层为掩膜对所述半导体衬底进行调整阈值电压离子掺杂工艺,所述离子被所述第二图形层遮挡且能透过所述第一区域对应的掩模层在所述半导体衬底内形成沟道区;去除所述掩膜层和第二图形层;在所述第一区域的半导体衬底上形成栅极结构;在所述栅极结构两侧的半导体衬底内形成源区和漏区。可选的,所述掩膜层为单层结构。可选的,所述掩膜层为叠层结构,且叠层结构自上而下的刻蚀速率逐渐减小。可选的,所述掩膜层的材料为氮化硅、氮氧化硅或碳氮氧化硅中的一种或多种。可选的,所述掩膜层的厚度为至可选的,形成所述掩膜层的工艺为化学气相沉积工艺。可选的,图形化所述掩膜层的工艺为等离子干法刻蚀工艺。可选的,所述等离子干法刻蚀工艺的工艺参数包括:刻蚀腔室的压强为2mTorr至200mTorr,刻蚀功率为50W至3000W,刻蚀气体为CF4、C4F8、C4F6、CHF3、CH2F2和CH3F中的一种或多种气体,辅助气体为O2、N2、Ar和He中的一种或多种气体,所述刻蚀气体的气体流量为0sccm至500sccm,所述辅助气体的气体流量为0sccm至500sccm,工艺时间为5S至1000S。可选的,图形化所述掩膜层的工艺为湿法刻蚀工艺。可选的,所述湿法刻蚀工艺的工艺参数包括:采用的刻蚀溶液为磷酸溶液,所述磷酸溶液中磷酸的体积浓度为30%至95%,工艺温度为50℃至200℃,工艺时间为20S至1000S。可选的,对所述半导体衬底进行调整阈值电压离子掺杂工艺的步骤包括:透过所述第一斜面对应的掩模层对所述半导体衬底注入的离子为N型离子,所述N型离子为砷离子,注入的离子能量为5Kev至12Kev,注入的离子剂量为1E12至5E13原子每平方厘米;或者,透过所述第一斜面对应的掩模层对所述半导体衬底注入的离子为P型离子,所述P型离子为二氟化硼离子,注入的离子能量为3Kev至10Kev,注入的离子剂量为5E12至5E14原子每平方厘米。可选的,所述第一斜面在所述半导体衬底上的投影覆盖所述第一区域,位于所述第一区域的掩膜层具有厚度梯度,位于所述第一区域的掩膜层包括位于所述掩膜层两端的第一掩膜层区域和第二掩膜层区域,所述第一掩膜层区域靠近所述开口的中心,所述第二掩膜层区域靠近所述开口的边缘,所述第一掩膜层区域的掩膜层厚度小于所述第二掩膜层区域的掩膜层厚度,且从所述第一掩模层区域至所述第二掩模层区域,所述掩模层的厚度逐渐增加;在所述半导体衬底内形成沟道区的步骤包括:在所述半导体衬底内形成具有厚度梯度的沟道区,所述沟道区包括位于所述第一掩膜层区域对应的衬底内的第一沟道区,以及位于所述第二掩膜层区域对应的衬底内的第二沟道区,所述第一沟道区的沟道厚度大于所述第二沟道区的沟道厚度,所述第一沟道区的掺杂离子浓度大于所述第二沟道区的掺杂离子浓度,且从所述第一沟道区至所述第二沟道区,所述沟道区的厚度逐渐减小,掺杂离子浓度逐渐减小。可选的,所述第一沟道区和第二沟道区的掺杂离子浓度比值为1:1.5至1:5。可选的,在所述栅极结构两侧的半导体衬底内形成源区和漏区的步骤包括:在靠近所述第一沟道区的半导体衬底内形成源区,在靠近所述第二沟道区的半导体衬底内形成漏区。可选的,去除所述掩膜层的工艺为湿法刻蚀工艺。可选的,所述湿法刻蚀工艺所采用的溶液为磷酸溶液。相应的,本专利技术还提供一种采用上述方法形成的半导体结构,包括:半导体衬底;栅极结构,位于所述半导体衬底表面;源区和漏区,位于所述栅极结构两侧的半导体衬底内;沟道区,位于所述源区和漏区之间的半导体衬底内,所述沟道区具有厚度梯度。可选的,所述沟道区包括位于所述沟道区两端的第一沟道区和第二沟道区,所述第一沟道区的沟道厚度大于所述第二沟道区的沟道厚度,且从所述第一沟道区至所述第二沟道区,所述沟道区的厚度逐渐减小。可选的,所述第一沟道区和第二沟道区的掺杂浓度比值为1:1.5至1:5。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术通过在第一区域的半导体衬底上形成具有第一斜面的图形化的掩膜层,即位于所述第一区域的掩膜层具有厚度梯度。因此,在所述掩模层上形成露出所述第一斜面的第二图形层,以所述掩模层和第二图形层为掩膜对所述半导体衬底进行调整阈值电压离子掺杂工艺后,离子透过所述第一斜面对应的掩模层被注入所述第一区域半导体衬底内的深度具有梯度,即沟道区具有厚度梯度;形成源区和漏区后,所述沟道区靠近源区部分的厚度比靠近漏区部分的厚度厚,由于靠近源区的沟道厚度对载流子迁移率的影响较大,而靠近漏区的沟道厚度对载流子迁移率的影响较小,从而能够在减小对载流子迁移率影响的同时降低了靠近漏区的沟道厚度,进而有效地抑制了DIBL效应的不良影响,提高了半导体结构的电学性能。附图说明图1至图3是现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图;图4至图9是本专利技术半导体结构的制造方法一实施例中各步骤对应结构示意图;图10是本专利技术半导体结构的制造方法另一实施例的结构示意图。具体实施方式目前,现有技术形成的MOSFET场效应管或鳍式场效应管主要为对称性晶体管。以MOSFET场效应管为例,结合参考图1至图3,本文档来自技高网...
半导体结构及其制造方法

【技术保护点】
一种半导体结构的制造方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括相邻设置的第一区域和第二区域;在所述半导体衬底上形成图形化的掩膜层,所述硬掩膜层内形成有垂直于衬底表面方向的剖面形状为三角形的开口,所述三角形开口包括第一斜面和第二斜面,所述第一斜面在所述半导体衬底上的投影覆盖所述第一区域,所述第二斜面在所述半导体衬底上的投影覆盖部分所述第二区域;在所述掩模层上形成露出所述第一斜面的第二图形层;以所述掩模层和第二图形层为掩膜对所述半导体衬底进行调整阈值电压离子掺杂工艺,所述离子被所述第二图形层遮挡且能透过所述第一区域对应的掩模层在所述半导体衬底内形成沟道区;去除所述掩膜层和第二图形层;在所述第一区域的半导体衬底上形成栅极结构;在所述栅极结构两侧的半导体衬底内形成源区和漏区。

【技术特征摘要】
1.一种半导体结构的制造方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括相邻设置的第一区域和第二区域;在所述半导体衬底上形成图形化的掩膜层,所述硬掩膜层内形成有垂直于衬底表面方向的剖面形状为三角形的开口,所述三角形开口包括第一斜面和第二斜面,所述第一斜面在所述半导体衬底上的投影覆盖所述第一区域,所述第二斜面在所述半导体衬底上的投影覆盖部分所述第二区域;在所述掩模层上形成露出所述第一斜面的第二图形层;以所述掩模层和第二图形层为掩膜对所述半导体衬底进行调整阈值电压离子掺杂工艺,所述离子被所述第二图形层遮挡且能透过所述第一区域对应的掩模层在所述半导体衬底内形成沟道区;去除所述掩膜层和第二图形层;在所述第一区域的半导体衬底上形成栅极结构;在所述栅极结构两侧的半导体衬底内形成源区和漏区。2.如权利要求1所述的半导体结构的制造方法,其特征在于,所述掩膜层为单层结构。3.如权利要求1所述的半导体结构的制造方法,其特征在于,所述掩膜层为叠层结构,且叠层结构自上而下的刻蚀速率逐渐减小。4.如权利要求2或3所述的半导体结构的制造方法,其特征在于,所述掩膜层的材料为氮化硅、氮氧化硅或碳氮氧化硅中的一种或多种。5.如权利要求1所述的半导体结构的制造方法,其特征在于,所述掩膜层的厚度为至6.如权利要求1所述的半导体结构的制造方法,其特征在于,形成所述掩膜层的工艺为化学气相沉积工艺。7.如权利要求1所述的半导体结构的制造方法,其特征在于,图形化所述掩膜层的工艺为等离子干法刻蚀工艺。8.如权利要求7所述的半导体结构的制造方法,其特征在于,所述等离子干法刻蚀工艺的工艺参数包括:刻蚀腔室的压强为2mTorr至200mTorr,刻蚀功率为50W至3000W,刻蚀气体为CF4、C4F8、C4F6、CHF3、CH2F2和CH3F中的一种或多种气体,辅助气体为O2、N2、Ar和He中的一种或多种气体,所述刻蚀气体的气体流量为0sccm至500sccm,所述辅助气体的气体流量为0sccm至500sccm,工艺时间为5S至1000S。9.如权利要求3所述的半导体结构的制造方法,其特征在于,图形化所述掩膜层的工艺为湿法刻蚀工艺。10.如权利要求9所述的半导体结构的制造方法,其特征在于,所述湿法刻蚀工艺的工艺参数包括:采用的刻蚀溶液为磷酸溶液,所述磷酸溶液中磷酸的体积浓度为30%至95%,工艺温度为50℃至200℃,工艺时间为20S至1000S。11.如权利要求1所述的半导体结构的制造方法,其特征在于,对所述半导体衬底进行调整阈值电压离子掺杂工艺的步骤包括:透过所述第一斜面对应的掩模层对所述半导体衬底注入的离子为N型离子,所述N型离子为砷离子,注入的离子能...

【专利技术属性】
技术研发人员:王冬江刘格致
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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