半导体结构及其制造方法技术

本发明专利技术公开了一种半导体结构及其制造方法。此种半导体结构包括：包含第一导电层和第一介电层的一叠层、形成于叠层上的一第二导电层、穿过第二导电层和叠层的多个开口、及分别形成于开口中的多个贯穿结构。贯穿结构分别包括一存储器层、一栅介电层、一通道层、一介电材料、及一接垫。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。

Semiconductor structure and manufacturing method thereof

The invention discloses a semiconductor structure and a manufacturing method thereof. This includes: semiconductor structure comprises a first conductive layer and the first dielectric layer, a layer formed in the laminate on the second conductive layer, through the second conductive layer and laminated, and a plurality of openings are respectively formed on the opening of a plurality of through structure. The through structures include a memory layer, a gate dielectric layer, a channel layer, a dielectric material, and a bonding pad. The channel layer and the stack are isolated by a memory layer, the channel layer and the second conductive layer are isolated by the gate dielectric layer, and the memory layer and the gate dielectric layer have different compositions.

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术是关于一种半导体结构及其制造方法。本专利技术特别是关于一种其中提供给通道层不同类型的隔绝方式的半导体结构、及其制造方法。
技术介绍
半导体元件逐渐地变得更密集且更小。随着这股潮流，三维存储器被发展出来。在典型的三维存储器半导体结构中，作为存储器层的结构也可能用于提供栅介电层给串行选择线。因此，在存储单元的写入/擦除期间，用于串行选择线的栅介电层也可能带有电荷。如此一来，便需要额外的电路来控制用于串行选择线的栅介电层的写入/擦除。
技术实现思路
在本专利技术中，提供二种隔绝方式。因此，能够避免上述问题。根据一些实施例，提供一种半导体结构。此种半导体结构包括一基板及形成于基板上的一叠层。叠层包括多个第一导电层和多个第一介电层，且这些第一导电层和这些第一介电层彼此交替叠层。此种半导体结构还包括形成于叠层上的一第二导电层。此种半导体结构还包括穿过第二导电层和叠层的多个开口。此种半导体结构还包括分别形成于开口中的多个贯穿结构。这些贯穿结构分别包括一存储器层、一栅介电层、一通道层、一介电材料、及一接垫。存储器层和栅介电层形成于开口各者的侧壁上。通道层形成于存储器层和栅介电层上。通道层定义一空间。介电材料和接垫形成于通道层所定义的空间中，其中接垫的位置高于介电材料。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。根据一些实施例，提供一种半导体结构的制造方法。此种半导体结构的制造方法包括下列步骤。在一基板上形成一叠层，其中叠层包括多个第一层和多个第二层，这些第一层和这些第二层彼此交替叠层。在叠层上形成一硬掩模。形成穿过硬掩模和叠层的多个开口。形成分别位于开口的侧壁上的多个存储器层。形成分别位于存储器层上的多个通道层。在开口中填充一介电材料。形成分别位于开口中介电材料上的多个接垫。移除硬掩模。移除存储器层延伸超出叠层的多个部分。形成分别位于通道层上的多个栅介电层。在叠层上形成一第二导电层。通道层和叠层通过存储器层隔绝，通道层和第二导电层通过栅介电层隔绝，且存储器层和栅介电层具有不同组成。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示根据实施例的一种半导体结构。图2绘示根据实施例的另一种半导体结构。图3A～图3P绘示根据实施例的一种半导体结构的制造方法。图4A～图4O绘示根据实施例的另一种半导体结构的制造方法。【符号说明】102：基板104：叠层106、106(B)：第一导电层108、108(B)：第一介电层110：第二导电层112：开口114：贯穿结构116：存储器层122：栅介电层124：通道层126：介电材料128：接垫130：第二介电层132：第三导电层134：连接件136：衬层216：存储器层224：通道层302：基板304：叠层306：第一层308、308(T)：第二层310：硬掩模312：开口314：存储器层320：通道层322：介电材料324：接垫326：栅介电层328：第二导电层330：第二介电层332：贯穿孔334：衬层336：导电材料338：连接件340：第三导电层402：基板404：叠层406：第一层408：第二层410：第二导电层412：硬掩模414：开口416：存储器层422：通道层424：介电材料426：接垫428：栅介电层430：第二介电层432：贯穿孔434：衬层436：导电材料438：连接件440：第三导电层2101：串行选择线2102：接地选择线1181～1184：氧化物层1201～1203：氮化物层3140：存储器层3161～3164：氧化物层3181～3183：氮化物层3200：通道层3220：介电材料3240：导电材料3260：氧化物层4160：存储器层4181～4184：氧化物层4201～4203：氮化物层4220：通道层4240：介电材料4260：导电材料4280：氧化物层S：空间具体实施方式以下将参照所附图式，对于各种不同的实施例进行更详细的说明。为了清楚起见，是示例性地描述三维垂直栅极反及(NAND)存储器结构。然而，根据实施例的半导体结构并不受限于此。须注意的是，为了清楚起见，图式中的元件可能并未反映其实际上的尺寸。此外，在一些图式中，可能省略一些未就其细节作讨论的元件。须注意的是，此处所用的表达方式只是为了叙述示例性的实施例而提供，并非欲用于限定本专利技术。举例来说，除非文内有另外指定，否则单数形态「一」和「该」也意欲包括多个形态。此外，包括在一种方法中的步骤并不需要依照特定的顺序进行。在可能的情况下，一步骤可在另一步骤之前、之后、或同时进行。可以预期的是，一实施例中的元件和特征也可能出现于其他实施例中，以达较佳的实施方式，而相同的描述内容则就此省略。请参照图1，其提供根据实施例的一种半导体结构。半导体结构包括一基板102及一叠层104，叠层104形成于基板102上。叠层104包括多个第一导电层106和多个第一介电层108，且第一导电层106和第一介电层108彼此交替叠层。第一导电层106可由p型重掺杂多晶硅或金属等材料形成。第一介电层108可由氧化物形成。半导体结构还包括一第二导电层110，形成于叠层104上。第二导电层110可由p型或n型重掺杂多晶硅形成，典型地由n型重掺杂多晶硅形成。半导体结构还包括多个开口112，穿过第二导电层110和叠层104。半导体结构还包括多个贯穿结构114，分别形成于开口112中。贯穿结构114分别包括一存储器层116、一栅介电层122、一通道层124、一介电材料126、和一接垫128。存储器层116和栅介电层122形成于开口112各者的侧壁上。在一些实施例中，栅介电层122的位置高于存储器层116。存储器层116和栅介电层122具有不同组成。举例来说，存储器层116可具有氧化物/氮化物/氧化物(ONO)结构、氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)结构、氧化物/氮化物/氧化物/氮化物/氧化物/氮化物/氧化物(ONONONO)结构、氮氧化硅(SiON)/氮化硅(SiN)/氧化物结构、或任一其他适合的隧穿/捕捉/势垒结构。在图1中，存储器层116是绘示成具有ONONONO结构。亦即，存储器层116包括氧化物层1181～1184和氮化物层1201～1203，其中氧化物层1181、氮化物层1201和氧化物层1182构成隧穿结构，氮化物层1202构成捕捉结构，氧化物层1183、氮化物层1203和氧化物层1184构成势垒结构。栅介电层122可为由氧化物形成的层。通道层124形成于存储器层116和栅介电层122上。通道层124可由未掺杂的多晶硅形成。通道层124定义一空间S，亦即开口112的残留空间。介电材料126和接垫128形成于通道层124所定义的空间S中，其中接垫128的位置高于介电材料126。在一些实施例中，介电材料126的上表面的水平高度高于叠层104的上表面。介电材料126可为氧化物。接垫128可由n型重掺杂多晶硅形成。通道层124和叠层104通过存储器层116隔绝(不论是空间中或者电性上)，通道层124和第二导电层110通过栅介电层122隔绝。在一些实施例中，通道本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基板；一叠层，形成于该基板上，其中该叠层包括多个第一导电层和多个第一介电层，这些第一导电层和这些第一介电层彼此交替叠层；一第二导电层，形成于该叠层上；多个开口，穿过该第二导电层和该叠层；以及多个贯穿结构，分别形成于这些开口中，其中这些贯穿结构分别包括：一存储器层和一栅介电层，形成于这些开口各者的侧壁上；一通道层，形成于该存储器层和该栅介电层上，并定义一空间；及一介电材料和一接垫，形成于该通道层所定义的该空间中，其中该接垫的位置高于该介电材料；其中该通道层和该叠层通过该存储器层隔绝，该通道层和该第二导电层通过该栅介电层隔绝，且该存储器层和该栅介电层具有不同组成。

【技术特征摘要】
1.一种半导体结构，包括：一基板；一叠层，形成于该基板上，其中该叠层包括多个第一导电层和多个第一介电层，这些第一导电层和这些第一介电层彼此交替叠层；一第二导电层，形成于该叠层上；多个开口，穿过该第二导电层和该叠层；以及多个贯穿结构，分别形成于这些开口中，其中这些贯穿结构分别包括：一存储器层和一栅介电层，形成于这些开口各者的侧壁上；一通道层，形成于该存储器层和该栅介电层上，并定义一空间；及一介电材料和一接垫，形成于该通道层所定义的该空间中，其中该接垫的位置高于该介电材料；其中该通道层和该叠层通过该存储器层隔绝，该通道层和该第二导电层通过该栅介电层隔绝，且该存储器层和该栅介电层具有不同组成。2.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该介电材料的上表面的水平高度高于该叠层的上表面。3.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该通道层和该第二导电层只通过这些贯穿结构各者的该栅介电层隔绝。4.根据权利要求1所述的半导体结构，其中该第二导电层包括一串行选择线，且这些贯穿结构中至少一者的该通道层和该串行选择线通过这些贯穿结构中该至少一者的该栅介电层隔绝。5.根据权利要求1所述的半导体结构，其中这些贯穿结构各者的该存储器层具有ONO结构、ONONO结构、ONONONO结构、或氮氧化硅/氮化硅/氧化物结构，这些贯穿结构各者的该栅介电层为由氧化物形成的层，且其中这些贯穿结构各者的该栅介电层的位置高于这些贯穿结构各者的该存储...

【专利技术属性】
技术研发人员：赖二琨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71