半导体器件及其制造方法技术

一种半导体器件，其包括第一场效应晶体管(FET)，第一场效应晶体管(FET)包括第一栅极介电层和栅电极。所述第一栅电极包括第一下金属层和第一上金属层。所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及包括第一块状金属层。所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触。本发明专利技术实施例涉及一种用于制造半导体器件的方法，并且具体涉及一种结构和一种金属栅极结构的制造方法。

Semiconductor device and manufacturing method thereof

A semiconductor device includes a first field effect transistor (FET), a first field effect transistor (FET) including a first gate dielectric layer and a gate electrode. The first gate electrode includes a first lower metal layer and a first upper metal layer. The first lower metal layer includes a first bottom metal layer in contact with the first gate dielectric layer and includes a first bulk metal layer. The bottom of the first upper metal layer contacts the upper surface of the first bottom metal layer and the upper surface of the first bulk metal layer. The embodiment of the invention relates to a method for manufacturing a semiconductor device, and in particular relates to a structure and a manufacturing method of a metal gate structure.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及一种用于制造半导体器件的方法，并且具体涉及一种结构和一种金属栅极结构的制造方法。
技术介绍
随着半导体工业在追求高器件密度、高性能以及低成本中已经发展成纳米技术工艺节点，来自制造和设计问题的挑战已经导致了三维设计的发展，例如，鳍场效应晶体管(FinFET)以及具有高K(介电常数)材料的金属栅极结构的使用。金属栅极结构通常采用栅极替换技术制造。
技术实现思路
根据本专利技术的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；形成源极/漏极区；在所述伪栅极结构和所述源极/漏极区上方形成第一绝缘层；去除所述伪栅极结构以形成栅极间隔；利用第一金属层填充所述栅极间隔；凹进填充的所述第一金属层以形成栅极凹槽；在所述栅极凹槽中、在所述第一金属层上方形成第二金属层；以及在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层。根据本专利技术的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一伪栅极结构和第二伪栅极结构；形成源极/漏极区；在所述第一伪栅极结构和第二伪栅极结构以及所述源极/漏极区上方形成第一绝缘层；除去所述第一伪栅极结构和第二伪栅极结构以形成第一栅极间隔和第二栅极间隔；在所述第一栅极间隔中形成第一金属层；在所述第一栅极间隔和所述第二栅极间隔中形成第二金属层；在形成所述第一金属层和所述第二金属层后，利用第三金属层填充所述第一栅极间隔和所述第二栅极间隔；使在所述第一栅极间隔中形成的所述第一金属层、所述第二金属层和所述第三金属层凹进以形成第一栅极凹槽，并且使在所述第二栅极间隔中形成的所述第一金属层和所述第三金属层凹进以形成第二栅极凹槽；在所述第一栅极凹槽和所述第二栅极凹槽中形成第四金属层以形成第一栅电极和第二栅电极；以及在所述第一栅极凹槽和所述第二栅极凹槽中的所述第四金属层上方形成第二绝缘层。根据本专利技术的又一实施例，还提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括第一栅极介电层和第一栅电极，其中：所述第一栅电极包括第一下金属层和第一上金属层，所述第一下金属层包括与所述第一栅极介电层接触的第一底金属层以及包括第一块状金属层，以及所述第一上金属层的底部与所述第一底金属层的上表面及所述第一块状金属层的上表面接触。附图说明当结合附图阅读本专利技术时，最好从以下详细描述中理解。需强调的是，按照本行业的标准惯例，各功能件未按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各功能件的尺寸可任意放大或缩小。图1A至图12展示了根据本专利技术的一个实施例的半导体器件的示例性连续制造工艺。图1B至图12是沿着图1A中的线X1-X1的剖面图。具体实施方式应当理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由……制成”可表示“包括”或“由……组成”。图1A至图12展示了根据本专利技术的一个实施例的半导体器件的示例性连续制造工艺。图1B至图12是沿着图1A中的线X1-X1的剖面图。应了解，可在图1A至图12所示的工艺之前、期间和之后提供附加操作，并且针对本方法的附加实施例，以下描述的一些操作可被替换或删除。操作/工艺的顺序可相互交换。图1A展示了伪栅极结构在衬底上方形成后，半导体器件的结构的顶视图(平面图)。在图1A和图1B中，伪栅极结构40、41及42在沟道层(例如，鳍结构20的一部分)上方形成。各伪栅极结构40、41及42的每个与n沟道FET、p沟道FET及n型长沟道FET相对应。鳍结构20在衬底10上方形成并自隔离绝缘层30延伸。出于解释目的，伪栅极结构40、41及42在相同的鳍结构20上方形成，但是在一些实施例中，伪栅极结构40、41及42在分别在不同鳍结构上方形成。同样地，尽管图1A图示了两个鳍结构20，但是每一个栅极结构的鳍结构数量不限于两个，以及可能为一个或三个或多个。例如，衬底10为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的P型硅衬底。在其他实施例中，衬底为杂质浓度范围为约1×1015cm-3至约1×1018cm-3的n型硅衬底。或者，衬底可包括诸如锗的另一元素半导体；包括诸如SiC和SiGe的IV-IV族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族组化合物半导体；或包括其组合的复合物半导体。在一实施例中，衬底为SOI(绝缘体上硅)衬底的硅层。可通过沟槽蚀刻衬底形成鳍结构20。在形成鳍结构20之后，隔离绝缘层30在鳍结构20的上方形成。隔离绝缘层30包括一个或多个经由低压化学汽相沉积(LPCVD)、等离子体CVD或流动式CVD形成的诸如氧化硅、氧氮化硅或氮化硅等的一层或多层绝缘材料层。隔离绝缘层可由旋涂式玻璃(SOG)、SiO、SiON、SiOCN和/或掺氟硅玻璃(FSG)层的一层或多层形成。在鳍结构20的上方形成隔离绝缘层30之后，执行平坦化操作以去除隔离绝缘层30的部分。平坦化操作可包括化学机械抛光(CMP)和/或回蚀刻工艺。接着，还去除(凹进)隔离绝缘层30，从而暴露鳍结构20的上部区。接着，伪栅极结构40、41及42在暴露的鳍结构20上方形成。伪栅极结构包括由多晶硅制成的伪栅电极层44以及包括伪栅极介电层43。在伪栅电极层的侧壁上也形成包括一个或多个绝缘材料层的侧壁间隔件48。侧壁间隔件48包括基于氮化硅材料(包括诸如SiN、SiON、SiCN和SiOCN)的一个或多个绝缘材料层。在一些实施例中，在侧壁间隔件底部处的侧壁间隔件48的膜的厚度的范围为约3nm至约15nm，而在其他实施例中为约4nm至约8nm。伪栅极结构还包括掩模绝缘层46，其用于将多晶硅层图案化至伪栅电极层内。掩模绝缘层46的厚度范围在一些实施例中为约10nm至约30nm，而在其他实施例中为约15nm至约20nm。如图2所示，在形成伪栅极结构后，源极/漏极区60形成。在本专利技术中，源极和漏极可以互换使用，且术语源极/漏极是指源极和漏极的任何一个。在一些实施例中，使未被伪栅极结构覆盖的鳍结构20凹进以位于隔离绝缘层30的上表面的下方。接着，通过使用外延生长方法，在凹进的鳍结构的上方形成源极区本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；形成源极/漏极区；在所述伪栅极结构和所述源极/漏极区上方形成第一绝缘层；去除所述伪栅极结构以形成栅极间隔；利用第一金属层填充所述栅极间隔；凹进填充的所述第一金属层以形成栅极凹槽；在所述栅极凹槽中、在所述第一金属层上方形成第二金属层；以及在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层。

【技术特征摘要】
2015.12.28 US 62/272,031;2016.03.07 US 15/063,3461.一种制造半导体器件的方法，所述方法包括：在衬底上方形成伪栅极结构；形成源极/漏极区；在所述伪栅极结构和所述源极/漏极区上方形成第一绝缘层；去除所述伪栅极结构以形成栅极间隔；利用第一金属层填充所述栅极间隔；凹进填充的所述第一金属层以形成栅极凹槽；在所述栅极凹槽中、在所述第一金属层上方形成第二金属层；以及在所述栅极凹槽中、在所述第二金属层上方形成第二绝缘层。2.根据权利要求1所述的方法，其中，所述第一金属层的材料不同于所述第二金属层的材料。3.根据权利要求1所述的方法，其中，所述第一金属层的材料包括TiN。4.根据权利要求1所述的方法，其中，所述第二金属层的材料包括Co、W、Ti、Al及Cu中的至少一种。5.根据权利要求1所述的方法，还包括在形成所述第一金属层前在所述栅极间隔中形成第三金属层，其中，所述第二金属层的底部与所述第一金属层的上表面及所述第三金属层的上表面接触。6.根据权利要求5所述的方法，还包括在形成所述第三金属层前在所述栅极间隔中形成栅极介电层。7.根据权利要求5所述的方法，其中，所述第三金属层的材料包括Ti。8.根据权利要求1所述的方法，其中，在所述第一金属层上方形成所述第二金属层包括：在所述栅极凹槽中以及在...

【专利技术属性】
技术研发人员：邱耀德，陈蕙祺，叶震亚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71