阵列基板栅极驱动电路、显示面板和显示装置制造方法及图纸

技术编号:15765001 阅读:299 留言:0更新日期:2017-07-06 06:45
本发明专利技术公开了一种阵列基板栅极驱动电路、显示面板和显示装置,其中,驱动电路包括第一晶体管,第一晶体管的控制极与第一下拉节点相连,第一极与第二栅极信号输出端相连,第二极与第二时钟信号端相连;第二晶体管,第二晶体管的控制极与第二下拉节点相连,第二晶体管的第一极与第一栅极信号输出端相连,第二晶体管的第二极与第一时钟信号端相连,其中第一晶体管用以将第二时钟信号输出至第二栅极信号输出端,以使第二栅极信号输出端在非选择输出阶段保持高电平信号;第二晶体管用以将第一时钟信号输出至第一栅极信号输出端,以使第一栅极信号输出端在非选择输出阶段保持高电平信号,从而有效避免在非选择输出阶段出现高电平信号浮动的问题。

Array substrate, gate drive circuit, display panel, and display device

The invention discloses an array substrate gate drive circuit, a display panel and a display device, wherein, the driving circuit comprises a first transistor, the first transistor control electrode is connected with the first node drop-down, first pole and second gate signal connected to the output end, the second and the second clock signal is connected to the second transistor, the second transistor control; pole connected with the second node of the second transistor drop down, the first electrode and the first gate signal output end is connected with the first, the second clock signal of the second transistor is connected to the first transistor second output clock signal to the second gate signal output, so that the second gate signal output keep high level signals in non selected output stage second; transistor is used to output a first clock signal to the first gate signal output, so that the first gate The signal output end maintains a high level signal at the non selective output stage, thereby effectively avoiding the problem of floating high level signals at the non selective output stage.

【技术实现步骤摘要】
阵列基板栅极驱动电路、显示面板和显示装置
本专利技术涉及显示
,特别涉及一种阵列基板栅极驱动电路、一种显示面板和一种显示装置。
技术介绍
在一些显示面板中,每行的GOA(GatedriverOnArray,阵列基板行驱动技术)中有一条删线会保持在高电平状态,从而给相应的像素单元中的TFT(ThinFilmTransistor,薄膜晶体管)管施加正向电压,但是由于GOA在输出高电平信号时为浮动状态,该浮动状态会受到其它电压变化引起波动,从而无法准确的预测施加到TFT管正向电压的情况,进而无法达到对TFT管补偿的效果。
技术实现思路
本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此,本专利技术的第一个目的在于提出一种阵列基板栅极驱动电路,通过在第一栅极信号输出端和第二栅极信号输出端分别设置一个晶体管,并分别由第一下拉节点和第二下拉节点进行控制,以在两个晶体管导通时,将相应的时钟信号输出至对应的栅极信号输出端,保证在非选择输出阶段保持高电平信号,从而有效避免在非选择输出阶段出现高电平信号浮动的问题,进而实现对像素单元中驱动晶体管的补偿效果。本专利技术的第二个目的在于提出一种显示面板。本专利技术的第三个目的在于提出一种显示装置。为实现上述目的,本专利技术第一方面实施例提出了一种阵列基板栅极驱动电路,包括第一下拉节点、第二下拉节点、第一栅极信号输出端和第二栅极信号输出端,所述阵列基板栅极驱动电路还包括:第一晶体管,所述第一晶体管的控制极与所述第一下拉节点相连,所述第一晶体管的第一极与所述第二栅极信号输出端相连,所述第一晶体管的第二极与第二时钟信号端相连;第二晶体管,所述第二晶体管的控制极与所述第二下拉节点相连,所述第二晶体管的第一极与所述第一栅极信号输出端相连,所述第二晶体管的第二极与第一时钟信号端相连,其中,所述第一晶体管在所述第一下拉节点提供的电平控制下开通以将所述第二时钟信号端提供的第二时钟信号输出至所述第二栅极信号输出端,以使所述第二栅极信号输出端在非选择输出阶段保持高电平信号;所述第二晶体管在所述第二下拉节点提供的电平控制下开通以将所述第一时钟信号端提供的第一时钟信号输出至所述第一栅极信号输出端,以使所述第一栅极信号输出端在非选择输出阶段保持高电平信号。根据本专利技术实施例的阵列基板栅极驱动电路,通过在第一栅极信号输出端和第二栅极信号输出端分别设置一个晶体管,并分别由第一下拉节点和第二下拉节点进行控制,以在两个晶体管导通时,将相应的时钟信号输出至对应的栅极信号输出端,保证在非选择输出阶段保持高电平信号,从而有效避免在非选择输出阶段出现高电平浮动的问题,进而实现对像素单元中驱动晶体管的补偿效果。根据本专利技术的一个实施例,当所述第一时钟信号为正常脉冲信号时,所述第二时钟信号为持续高电平信号;当所述第二时钟信号为正常脉冲信号时,所述第一时钟信号为持续高电平信号。根据本专利技术的一个实施例,上述的阵列基板栅极驱动电路还包括:第三晶体管,所述第三晶体管的控制极和所述第三晶体管的第一极相连后与第一电源端相连,所述第三晶体管的第二极与所述第一下拉节点相连;第四晶体管,所述第四晶体管的控制极和所述第四晶体管的第一极相连后与第二电源端相连,所述第四晶体管的第二极与所述第二下拉节点相连。根据本专利技术的一个实施例,上述的阵列基板栅极驱动电路还包括:第五晶体管,所述第五晶体管的控制极与所述第一下拉节点相连,所述第五晶体管的第一极与所述第一栅极信号输出端相连,所述第五晶体管的第二极与低电平参考端相连;第六晶体管,所述第六晶体管的控制极与所述第二下拉节点相连,所述第六晶体管的第一极与所述第二栅极信号输出端相连,所述第六晶体管的第二极与所述低电平参考端相连。根据本专利技术的一个实施例,上述的阵列基板栅极驱动电路还包括:第七晶体管和第一电容,所述第七晶体管的控制极与所述第一电容的一端相连后与上拉节点相连,所述第七晶体管的第一极与所述第一时钟信号端相连,所述第七晶体管的第二极与所述第一电容的另一端相连后与所述第一栅极信号输出端相连;第八晶体管和第二电容,所述第八晶体管的控制极与所述第二电容的一端相连后与所述上拉节点相连,所述第八晶体管的第一极与所述第二时钟信号端相连,所述第八晶体管的第二极与所述第二电容的另一端相连后与所述第二栅极信号输出端相连。根据本专利技术的一个实施例,上述的阵列基板栅极驱动电路还包括:第九晶体管,所述第九晶体管的控制极与所述上拉节点相连,所述第九晶体管的第一极与第三时钟信号端相连;第十晶体管和第十一晶体管,所述第十晶体管的控制极与所述第一下拉节点相连,所述第十一晶体管的控制极与所述第二下拉节点相连,所述第十晶体管的第一极和所述第十一晶体管的第一极分别与所述第九晶体管的第二极相连,所述第十晶体管的第二极和所述第十一晶体管的第二极分别与低电平参考端相连;第十二晶体管和第十三晶体管,所述第十二晶体管的控制极和所述第十三晶体管的控制极分别与所述上拉节点相连,所述第十二晶体管的第一极与所述第一下拉节点相连,所述第十三晶体管的第一极与所述第二下拉节点相连,所述第十二晶体管的第二极和所述第十三晶体管的第二极分别与所述低电平参考端相连;第十四晶体管和第十五晶体管,所述第十四晶体管的控制极和所述第十五晶体管的控制极分别与启动信号端相连,所述第十四晶体管的第一极与所述第一下拉节点相连,所述第十五晶体管的第一极与所述第二下拉节点相连,所述第十四晶体管的第二极和所述第十五晶体管的第二极分别与所述低电平参考端相连;第十六晶体管和第十七晶体管,所述第十六晶体管的控制极与所述第一下拉节点相连,所述第十七晶体管的控制极与所述第二下拉节点相连,所述第十六晶体管的第一极和所述第十七晶体管的第一极分别与所述上拉节点相连,所述第十六晶体管的第二极和所述第十七晶体管的第二极分别与所述低电平参考端相连。根据本专利技术的一个实施例,上述的阵列基板栅极驱动电路还包括:第十八晶体管,所述第十八晶体管的控制极与所述第十八晶体管的第一极相连后与所述启动信号端相连,所述第十八晶体管的第二极与所述上拉节点相连;第十九晶体管,所述第十九晶体管的控制极与第一复位信号端相连,所述第十九晶体管的第一极与所述上拉节点相连,所述第十九晶体管的第二极与所述低电平参考端相连;第二十晶体管,所述第二十晶体管的控制极与第二复位信号端相连,所述第二十晶体管的第一极与所述上拉节点相连,所述第二十晶体管的第二极与所述低电平参考端相连。根据本专利技术的一个实施例,所述第一晶体管至所述第二十晶体管均为TFT管。为实现上述目的,本专利技术第二方面实施例提出了一种显示面板,包括:本专利技术第一方面实施例提出的阵列基板栅极驱动电路;像素电路,所述像素电路包括多个像素单元,其中每个像素单元均包括:第一驱动晶体管,所述第一驱动晶体管的控制极与所述的阵列基板栅极驱动电路中的第一栅极信号输出端相连,所述第一驱动晶体管的第一极与数据信号端相连;第二驱动晶体管,所述第二驱动晶体管的控制极与所述的阵列基板栅极驱动电路中的第二栅极信号输出端相连,所述第二驱动晶体管的第一极与所述第一驱动晶体管的第二极相连,所述第二驱动晶体管的第二极与发光单元相连。根据本专利技术实施例的显示面板,通过上述的阵列基板栅极驱动电路提供的栅极信号来对像素单元中的第一驱动晶体管和本文档来自技高网...
阵列基板栅极驱动电路、显示面板和显示装置

【技术保护点】
一种阵列基板栅极驱动电路,包括第一下拉节点、第二下拉节点、第一栅极信号输出端和第二栅极信号输出端,其特征在于,所述阵列基板栅极驱动电路还包括:第一晶体管,所述第一晶体管的控制极与所述第一下拉节点相连,所述第一晶体管的第一极与所述第二栅极信号输出端相连,所述第一晶体管的第二极与第二时钟信号端相连;第二晶体管,所述第二晶体管的控制极与所述第二下拉节点相连,所述第二晶体管的第一极与所述第一栅极信号输出端相连,所述第二晶体管的第二极与第一时钟信号端相连,其中,所述第一晶体管在所述第一下拉节点提供的电平控制下开通以将所述第二时钟信号端提供的第二时钟信号输出至所述第二栅极信号输出端,以使所述第二栅极信号输出端在非选择输出阶段保持高电平信号;所述第二晶体管在所述第二下拉节点提供的电平控制下开通以将所述第一时钟信号端提供的第一时钟信号输出至所述第一栅极信号输出端,以使所述第一栅极信号输出端在非选择输出阶段保持高电平信号。

【技术特征摘要】
1.一种阵列基板栅极驱动电路,包括第一下拉节点、第二下拉节点、第一栅极信号输出端和第二栅极信号输出端,其特征在于,所述阵列基板栅极驱动电路还包括:第一晶体管,所述第一晶体管的控制极与所述第一下拉节点相连,所述第一晶体管的第一极与所述第二栅极信号输出端相连,所述第一晶体管的第二极与第二时钟信号端相连;第二晶体管,所述第二晶体管的控制极与所述第二下拉节点相连,所述第二晶体管的第一极与所述第一栅极信号输出端相连,所述第二晶体管的第二极与第一时钟信号端相连,其中,所述第一晶体管在所述第一下拉节点提供的电平控制下开通以将所述第二时钟信号端提供的第二时钟信号输出至所述第二栅极信号输出端,以使所述第二栅极信号输出端在非选择输出阶段保持高电平信号;所述第二晶体管在所述第二下拉节点提供的电平控制下开通以将所述第一时钟信号端提供的第一时钟信号输出至所述第一栅极信号输出端,以使所述第一栅极信号输出端在非选择输出阶段保持高电平信号。2.如权利要求1所述的阵列基板栅极驱动电路,其特征在于,当所述第一时钟信号为正常脉冲信号时,所述第二时钟信号为持续高电平信号;当所述第二时钟信号为正常脉冲信号时,所述第一时钟信号为持续高电平信号。3.如权利要求1或2所述的阵列基板栅极驱动电路,其特征在于,还包括:第三晶体管,所述第三晶体管的控制极和所述第三晶体管的第一极相连后与第一电源端相连,所述第三晶体管的第二极与所述第一下拉节点相连;第四晶体管,所述第四晶体管的控制极和所述第四晶体管的第一极相连后与第二电源端相连,所述第四晶体管的第二极与所述第二下拉节点相连。4.如权利要求3所述的阵列基板栅极驱动电路,其特征在于,还包括:第五晶体管,所述第五晶体管的控制极与所述第一下拉节点相连,所述第五晶体管的第一极与所述第一栅极信号输出端相连,所述第五晶体管的第二极与低电平参考端相连;第六晶体管,所述第六晶体管的控制极与所述第二下拉节点相连,所述第六晶体管的第一极与所述第二栅极信号输出端相连,所述第六晶体管的第二极与所述低电平参考端相连。5.如权利要求4所述的阵列基板栅极驱动电路,其特征在于,还包括:第七晶体管和第一电容,所述第七晶体管的控制极与所述第一电容的一端相连后与上拉节点相连,所述第七晶体管的第一极与所述第一时钟信号端相连,所述第七晶体管的第二极与所述第一电容的另一端相连后与所述第一栅极信号输出端相连;第八晶体管和第二电容,所述第八晶体管的控制极与所述第二电容的一端相连后与所述上拉节点相连,所述第八晶体管的第一极与所述第二时钟信号端相连,所述第八晶体管的第二极与所述第二电容的另一端相连后与所述第二栅极信号输出端相连。6.如权利要求5所述的阵列基板栅极驱动电路,其特征在于,还包括:第九晶体管,所述第九晶体管的控制极与所述上拉节点相连,所述第九晶体管的第一...

【专利技术属性】
技术研发人员:姚星郑皓亮商广良韩明夫韩承佑袁丽君王志冲金志河
申请(专利权)人:京东方科技集团股份有限公司
类型:发明
国别省市:北京,11

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