存储器及其制备方法技术

本发明专利技术提供了一种存储器及其制备方法，所述制备方法包括：在用于形成位线接触的位线接触区的半导体衬底中形成一掺杂区；在位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，即，本发明专利技术中的存储器的制备方法中，位线接触中掺杂离子具有与掺杂区中掺杂离子相同的导电类型，并使掺杂区中的离子掺杂浓度小于位线接触中的离子掺杂浓度并往远离述位线接触的方向梯度递减，从而可使位线接触和掺杂区构成一浓度梯度，使位线接触和掺杂区之间可形成一低漏电流的接触面，进一步改善存储器的漏电流现象。

【技术实现步骤摘要】
存储器及其制备方法
本专利技术涉及半导体
，特别涉及一种存储器及其制备方法。
技术介绍
存储器包括用于存储数据的存储单元阵列，以及位于所述存储单元阵列外围的外围电路。其中，所述存储单元阵列由多个呈阵列排布的存储单元对构成，在所述存储单元对之间通常形成有一位线接触，所述位线接触与存储单元中的源区/漏区接触。然而，目前的存储器中，位线接触与源区/漏区之间仍存在着较大的漏电流现象，进而对存储器的性能造成影响。此外，在存储器的制备过程中，存储单元阵列和外围电路由于其结构存在差异，因此，两者通常需在不同的工艺步骤中形成，这也必然导致工艺流程较为繁杂，并且制备成本较高。
技术实现思路
本专利技术的目的在于提供一种存储器的制备方法，以解决现有的存储器在其制备过程中，工艺制备繁杂、成本较高的问题。本专利技术的又一目的在于提供一种存储器，以解决现有的存储器中存在较大漏电流的问题。为解决上述技术问题，本专利技术提供一种存储器的制备方法，包括:提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。本专利技术提供的存储器的制备方法中，其位线接触中还掺杂有与掺杂区相同导电类型的导电离子，从而使所述位线接触与所述掺杂区之间形成一低漏电流的接触面，并且，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减，进而可使位线接触和掺杂区之间构成一浓度梯度，进一步改善了存储器的漏电流现象。附图说明图1为本专利技术中的一种存储器的制备方法的流程示意图；图2为本专利技术实施例一中的存储器的制备方法的流程示意图；图3为本专利技术实施例一中的存储器在其执行步骤S100过程中的俯视图；图4为本专利技术实施例一中的存储器在其制备存储隔离层时的流程示意图；图5a‐图5b为图3所示的本专利技术实施例一中的存储器在其执行步骤S100过程中沿A‐A’方向的剖面示意图；图6为本专利技术实施例一中的存储器在其执行步骤S200过程中的流程示意图；图7a～图7c为本专利技术实施例一中的存储器在其执行步骤S200过程中的结构示意图；图8为本专利技术实施例一中的存储器在其执行步骤S300过程中的流程示意图；图9为本专利技术实施例一中的存储器在其执行步骤S300过程中的俯视图；图10a‐1、图10a‐2、图10b‐图10e、图11a‐图11c、图12、图13a‐图13c和图14为图9所示的本专利技术实施例一中的存储器在其执行步骤S300过程中沿A‐A’方向的剖面示意图；图15为本专利技术实施例二中的存储器的俯视图；图16为图15所示的本专利技术实施例二中的存储器沿AA’方向的剖面示意图；图17为本专利技术实施例三中的存储器的俯视图；图18为图7所示的本专利技术实施例三中的存储器沿B‐B’方向的剖面示意图；图19为图17所示的本专利技术实施例三中的存储器沿C‐C’方向的剖面示意图；其中，附图标记如下：10‐衬底；100‐第一区域；100A‐位线接触区；110‐存储单元有源区；110a/110b‐存储单元；111‐存储闸极介电层；112‐存储闸极电极层；113‐存储隔离层；113d‐位线接触窗；114a‐离子注入工艺；114‐掺杂区；120‐位线接触；130‐字线；140‐隔离结构；200‐第二区域；200P‐PMOS有源区；200N‐NMOS有源区；210‐外围电路有源区；220‐外围晶体管闸极结构；211p/211n‐外围闸极介电层；222‐外围闸极电极层；210p/210n‐离子注入工艺；230n/230n’‐阈值电压修正区；240‐隔离结构；250‐外围电路接触层；310氧化层；410‐第一导电材料层；410a/410b‐第一导电层；411‐第一导电薄膜；412‐牺牲材料层；410n/410p‐离子注入工艺；420‐第二导电材料层；420a/420b‐第二导电层；430‐绝缘材料层；430a/430b‐绝缘层；320/330/413/414/500‐掩膜层；510/511‐硬式薄膜；521/522‐遮蔽层；530‐光刻胶；60‐衬底；600‐第一区域；610‐存储有源区；611/811‐存储闸极介电层；612/812‐存储闸极电极层；613‐遮蔽层；620‐位线接触；630‐字线；640‐隔离结构；700‐第二区域；710‐外围电路有源区；720‐外围晶体管闸极结构。具体实施方式如
技术介绍
所述，申请人发现，现有的存储器中，位线接触与源区/漏区之间存在较大漏电流现象。并且，由于存储阵列中的位线接触与外围电路所形成的晶体管的结构不同，因此，两者通常是在不同的工艺制程完成，进而导致工艺流程较为复杂，以及制作成本的增加。为此，本专利技术提供了一种存储器的制备方法，如图1所示，所述制备方法包括：步骤S10，提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；步骤S20，在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；步骤S30，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。本专利技术提供的存储器的制备方法中，与掺杂区接触的位线接触中也掺杂有导电离子，位线接触中的掺杂离子的导电类型与掺杂区的导电类型相同，从而位线接触和掺杂区之间可构成一低漏电流的接触面，并且，掺杂区中的离子掺杂浓度往远离所述位线接触的方向梯度递减，如此可进一步改善所形成的存储器的漏电流现象。以下结合附图和具体实施例对本专利技术提出存储器及其制备方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。图3为本专利技术实施例一中的存储器在其执行步骤S100过程中的俯视图，图5a‐图5b为图3所示的本专利技术实施例一中的存储器在其执行步骤S100过程中沿A‐A’方向的剖面示意图。在步骤S100中，具体参考图3和图5b所示，半导体衬底10上定义有一用于形成存储单元阵列的第一区域100和一用于形成外围电路的第二区域200，所述第二区域200配置于所述第一区域100的外围。这里，所述第二区域200配置于所述第一区域100的外围是指所述第二区域200配置于所述第一区域100的一侧或两侧，并且，第一区域100和第二区域200沿X方向的尺寸不需相同，本处仅为示例。其中，所述第一区域100中具有一用于形成位线接触的位线接触区100A，所述第二区域200中具有一用于形成外围晶体管的外围电路有源区210。进一步的，重点参考图3和图5b，所述第一区域100上定义有多个呈阵列排布的存储有源区110，在所述存储有源区110中形成有至少一个存储单元对，所述存储单元对具有两个存储单元，其分别为第一存储单元110a和第二存储单元110b，两个存储单元之间的区域即为所述位线接触区100A。本本文档来自技高网...

【技术保护点】
一种存储器的制备方法，其特征在于，包括：提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。

【技术特征摘要】
1.一种存储器的制备方法，其特征在于，包括：提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。2.如权利要求1所述的存储器的制备方法，其特征在于，所述掺杂区的形成方法，包括：执行氧化工艺，在所述半导体衬底上形成一氧化层；执行第一离子注入工艺，在所述位线接触区的半导体衬底中形成第一导电类型的所述掺杂区；以及在执行第一离子注入工艺后，执行热退火工艺，形成离子浓度梯度分布的掺杂区。3.如权利要求2所述的存储器的制备方法，其特征在于，所述位线接触的形成方法包括：在所述半导体衬底上依次形成一第一导电材料层、一第二导电材料层和一绝缘材料层，所述第二导电材料层的电阻率小于所述第一导电材料层的电阻率；在所述绝缘材料层上形成一图形化的掩膜层，所述掩膜层定义出位线接触的图形；以及，以所述掩膜层为掩膜依次刻蚀所述绝缘材料层、第二导电材料层和第一导电材料层，以在所述位线接触区的半导体衬底上形成所述位线接触。4.如权利要求3所述的存储器的制备方法，其特征在于，在形成所述第一导电材料层之后，以及形成所述第二导电材料层之前，还包括：对所述第一导电材料层执行第二离子注入工艺，以在位线接触区中形成具有第一导电类型的第一导电材料层，所述第一导电材料层中的离子掺杂浓度大于所述掺杂区中的离子掺杂浓度。5.如权利要求2所述的存储器的制备方法，其特征在于，所述掩膜层的形成方法包括：在所述绝缘层上形成一硬式薄膜和一遮蔽层，所述硬式薄膜的模式硬度大于5，所述遮蔽层覆盖所述硬式薄膜；对所述遮蔽层执行光刻工艺，以在所述遮蔽层上形成一图形化的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：合肥智聚集成电路有限公司，
类型：发明
国别省市：安徽,34