半导体器件制造技术

一种半导体器件，包括：基板，包括第一区域和第二区域；在第一区域中的第一鳍型图案；在第二区域中的第二鳍型图案；交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有第一杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁延伸；以及第一硅氧化物膜，沿着第一栅间隔物的侧壁延伸。

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件。
技术介绍
为了半导体器件密度提高，已经开发了多栅晶体管作为按比例缩放技术之一，根据多栅晶体管，鳍形或者纳米线形的多沟道有源图案(或者硅本体)形成在基板上，然后栅极形成在多沟道有源图案的表面上。该多栅晶体管允许容易的按比例缩放，因为它使用三维沟道。此外，电流控制能力可以提高而不需要增加多栅晶体管的栅极长度。此外，有效地抑制短沟道效应(SCE)是可能的，短沟道效应是沟道区的电势受漏极电压影响的现象。
技术实现思路
本公开的目的是通过应用应力衬垫到源极/漏极区而提供能够改善操作性能和可靠性的半导体器件。本公开的另一技术目的是通过应用应力衬垫到源极/漏极区而提供用于制造能够改善操作性能和可靠性的半导体器件的方法。根据本公开的目的不局限于上面提出的那些，并且根据以下说明，除了上面提出的那些之外的目的将被本领域技术人员清楚地理解。根据本专利技术构思的一方面，提供一种半导体器件，包括：基板，包括第一区域和第二区域；第一鳍型图案，在第一区域中的基板上；第二鳍型图案，在第二区域中的基板上；在第一鳍型图案上的交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；在第二鳍型图案上的交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有第一杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁、第二栅间隔物的侧壁、第一外延图案的上表面以及第二外延图案的上表面延伸；以及第一硅氧化物膜，沿着第一栅间隔物和第一硅氮化物膜之间的第一栅间隔物的侧壁延伸。根据本专利技术构思的另一方面，提供一种半导体器件，包括：在基板上的在纵向上平行的第一鳍型图案和第二鳍型图案；在基板上的在第一鳍型图案和第二鳍型图案之间的场绝缘膜；在第一鳍型图案上的交叉第一鳍型图案的第一栅结构，第一栅结构包括第一栅间隔物；在第二鳍型图案上的交叉第二鳍型图案的第二栅结构，第二栅结构包括第二栅间隔物；形成在第一鳍型图案上的第一栅结构的相反侧上的第一外延图案，第一外延图案具有p型杂质；形成在第二鳍型图案上的第二栅结构的相反侧上的第二外延图案，第二外延图案具有n型杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁、第二栅间隔物的侧壁、第一外延图案的上表面、第二外延图案的上表面以及场绝缘膜的上表面延伸；以及第一硅氧化物膜，在第一栅间隔物和第一硅氮化物膜之间沿着第一栅间隔物的侧壁以及场绝缘膜的上表面延伸。在本专利技术构思的一些实施方式中，半导体器件可以还包括在第二栅间隔物的侧壁与第一硅氮化物膜之间沿着第二栅间隔物的侧壁以及场绝缘膜的上表面延伸的第二硅氧化物膜。第一硅氧化物膜的厚度不同于第二硅氧化物膜的厚度。在本专利技术构思的一些实施方式中，第一硅氧化物膜和第二硅氧化物膜在场绝缘膜上直接连接到彼此。根据本专利技术构思的另一方面，提供一种半导体器件，包括：在基板的第一区域中的第一鳍型图案；在基板的第二区域中的第二鳍型图案；第一栅结构，在第一鳍型图案上并且包括第一栅间隔物；第二栅结构，在第二鳍型图案上并且包括第二栅间隔物；第一外延图案，形成在第一栅结构的相反侧上并且具有第一杂质；第二外延图案，形成在第二栅结构的相反侧上并且具有第二杂质；第一硅氮化物膜，沿着第一栅间隔物的侧壁延伸；第一硅氧化物膜，沿着第一栅间隔物的侧壁的一部分延伸。应当注意到，关于一个实施方式描述的专利技术构思的方面可以合并在不同实施方式中，尽管未对其具体地描述。即，所有实施方式和/或任何实施方式的所有特征可以通过任何方式和/或组合而结合。本专利技术构思的这些及其他目的和/或方面在以下给出的说明书中详细描述。附图说明通过参照附图对其示例实施方式的详细描述，本公开的以上及其他目的、特征和优点对于本领域普通技术人员将变得更明显，在附图中：图1是提供来解释根据一些示例实施方式的半导体器件的布局图；图2A和2B是沿图1的线A-A截取的截面图；图3A和3B是沿图1的线B-B和C-C截取的截面图；图4A至4C是沿图1的线D-D截取的截面图的各种示例；图5是提供来解释根据一些示例实施方式的半导体器件的视图；图6是提供来解释根据一些示例实施方式的半导体器件的视图；图7是提供来解释根据一些示例实施方式的半导体器件的视图；图8是提供来解释根据一些示例实施方式的半导体器件的视图；图9是提供来解释根据一些示例实施方式的半导体器件的视图；图10是提供来解释根据一些示例实施方式的半导体器件的视图；图11是提供来解释根据一些示例实施方式的半导体器件的视图；图12是提供来解释根据一些示例实施方式的半导体器件的视图；图13是提供来解释根据一些示例实施方式的半导体器件的布局图；图14是沿图13的线A-A截取的截面图；图15是提供来解释根据一些示例实施方式的半导体器件的布局图；图16是沿图15的线A-A截取的截面图；图17是提供来解释根据一些示例实施方式的半导体器件的布局图；图18是沿图17的线E-E截取的截面图；图19是沿图17的线F-F和G-G截取的截面图；图20是提供来解释根据一些示例实施方式的半导体器件的视图；图21是提供来解释根据一些示例实施方式的半导体器件的视图；图22是提供来解释根据一些示例实施方式的半导体器件的视图；图23是提供来解释根据一些示例实施方式的半导体器件的视图；图24是提供来解释根据一些示例实施方式的半导体器件的视图；图25至33是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；图34和35是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；图36是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；图37是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；图38是示出制造的中间阶段的视图，提供来解释根据一些示例实施方式的用于制造半导体器件的方法；以及图39是包括根据示例实施方式的半导体器件的系统级芯片(SoC)系统的框图。具体实施方式通过参考以下优选实施方式的详细说明和附图，本专利技术构思的优点和特征以及实现其的方法可以被更容易地理解。然而，本专利技术构思可以以许多不同的形式实施，不应该理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将向本领域技术人员充分传达本专利技术的构思，本专利技术构思将仅由所附权利要求限定。在附图中，为了清晰夸大了层和区域的厚度。将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在插入元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，没有插入元件或层存在。相同的附图标记始终指代相同的元件。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。还将理解，当层被称为“在”另一层或者基板“上”时，它可以直接在另一层或者基板上，或者也可以存在居间层。相反，当元件被称为“直接在”另一元件“上”时，不存在居间元件。将理解，虽然术语“第一”、“第二”等等可以在此使用以描述各种元件，但这些元件不应该被这些术语本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基板，包括第一区域和第二区域；在所述第一区域中的第一鳍型图案；在所述第二区域中的第二鳍型图案；在所述第一鳍型图案上的交叉所述第一鳍型图案的第一栅结构，所述第一栅结构包括第一栅间隔物；在所述第二鳍型图案上的交叉所述第二鳍型图案的第二栅结构，所述第二栅结构包括第二栅间隔物；形成在所述第一鳍型图案上的所述第一栅结构的相反侧上的第一外延图案，所述第一外延图案具有第一杂质；形成在所述第二鳍型图案上的所述第二栅结构的相反侧上的第二外延图案，所述第二外延图案具有第二杂质；第一硅氮化物膜，沿着所述第一栅间隔物的侧壁、所述第二栅间隔物的侧壁、所述第一外延图案的上表面以及所述第二外延图案的上表面延伸；以及第一硅氧化物膜，在所述第一栅间隔物和所述第一硅氮化物膜之间沿着所述第一栅间隔物的所述侧壁延伸。

【技术特征摘要】
2016.02.11 KR 10-2016-0015592;2015.12.21 US 62/2701.一种半导体器件，包括：基板，包括第一区域和第二区域；在所述第一区域中的第一鳍型图案；在所述第二区域中的第二鳍型图案；在所述第一鳍型图案上的交叉所述第一鳍型图案的第一栅结构，所述第一栅结构包括第一栅间隔物；在所述第二鳍型图案上的交叉所述第二鳍型图案的第二栅结构，所述第二栅结构包括第二栅间隔物；形成在所述第一鳍型图案上的所述第一栅结构的相反侧上的第一外延图案，所述第一外延图案具有第一杂质；形成在所述第二鳍型图案上的所述第二栅结构的相反侧上的第二外延图案，所述第二外延图案具有第二杂质；第一硅氮化物膜，沿着所述第一栅间隔物的侧壁、所述第二栅间隔物的侧壁、所述第一外延图案的上表面以及所述第二外延图案的上表面延伸；以及第一硅氧化物膜，在所述第一栅间隔物和所述第一硅氮化物膜之间沿着所述第一栅间隔物的所述侧壁延伸。2.如权利要求1所述的半导体器件，其中所述第一硅氧化物膜接触所述第一栅间隔物和所述第一硅氮化物膜。3.如权利要求1所述的半导体器件，其中在所述第二栅间隔物和所述第一硅氮化物膜之间，所述第二栅间隔物的所述侧壁和所述第二外延图案的外周边不具有所述第一硅氧化物膜。4.如权利要求1所述的半导体器件，还包括在所述第二栅间隔物的侧壁与所述第一硅氮化物膜之间沿着所述第二栅间隔物的所述侧壁延伸的第二硅氧化物膜，其中所述第一硅氧化物膜的厚度不同于所述第二硅氧化物膜的厚度。5.如权利要求4所述的半导体器件，其中所述第一杂质是p型杂质，所述第二杂质是n型杂质，并且所述第一硅氧化物膜的厚度大于所述第二硅氧化物膜的厚度。6.如权利要求1所述的半导体器件，还包括在所述基板上的限定所述第一鳍型图案和所述第二鳍型图案的场绝缘膜，其中在所述第二区域中的所述场绝缘膜上的所述第一硅氮化物膜的厚度大于在所述第一区域中的所述场绝缘膜上的所述第一硅氮化物膜的厚度。7.如权利要求1所述的半导体器件，还包括在所述第一硅氧化物膜和所述第一栅间隔物之间沿着所述第一栅间隔物的所述侧壁延伸的第二硅氮化物膜，其中所述第二区域不具有所述第二硅氮化物膜。8.如权利要求7所述的半导体器件，其中所述第一硅氧化物膜接触所述第一硅氮化物膜和所述第二硅氮化物膜。9.如权利要求1所述的半导体器件，其中所述第一区域是PMOS形成区域，所述第二区域是NMOS形成区域。10.一种半导体器件，包括：在基板上的在纵向上平行的第一鳍型图案和第二鳍型图案；在所述基板上的在所述第一鳍型图案和所述第二鳍型图案之间的场绝缘膜；在所述第一鳍型图案上的交叉所述第一鳍型图案的第一栅结构，所述第一栅结构包括第一栅间隔物；在所述第二鳍型图案上的交叉所述第二鳍型图案的第二栅结构，所述第二栅结构包...

【专利技术属性】
技术研发人员：金柱然，朴起宽，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR