半导体器件及其制造方法技术

一种半导体器件包括第一FET和第二FET，该第一FET和第二FET分别包括第一和第二沟道区域。第一FET和第二FET分别包括第一和第二栅极结构。第一和第二栅极结构包括在第一和第二沟道区域上方形成的第一和第二栅极介电层以及在第一和第二栅极介电层上方形成的第一和第二栅电极层。第一和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。第一栅电极层与分离插塞的侧壁接触。本发明专利技术实施例涉及半导体集成电路，且更具体地涉及具有鳍结构的半导体器件及其制造工艺。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及半导体集成电路，且更具体地涉及具有鳍结构的半导体器件及其制造工艺。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高纵横比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。利用沟道和源极/漏极区的增大的表面面积的优势，沿着鳍结构的侧面并且在鳍结构的侧面上方(如，围绕)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。金属栅极结构和具有高电介电常数的高k栅极电介质通常用于FinFET器件，并且通过栅极替换技术制造。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及所述第一栅电极层与所述分离插塞的侧壁接触。根据本专利技术的另一实施例，还提供了一种半导体器件，包括：第一鳍场效应晶体管，包括半导体衬底的第一沟道区域以及包括第一栅极结构，所述第一栅极结构包括在所述第一沟道区域上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在第一方向上延伸；以及第二鳍场效应晶体管，包括所述半导体衬底的第二沟道区域以及包括第二栅极结构，所述第二栅极结构包括在所述第二沟道区域上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第一方向上延伸；其中所述第一栅极结构和所述第二栅极结构沿着所述第一方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及所述第一栅电极层与所述分离插塞的侧壁接触。根据本专利技术的又一实施例，还提供了一种用于制造半导体器件的方法，包括：在形成在衬底上方的沟道区域上方形成伪栅极结构，所述伪栅极结构包括伪栅电极层；在所述伪栅极结构的两侧处形成层间介电层；在形成所述层间介电层之后，去除所述伪栅电极层从而形成电极间隔；在所述电极间隔中形成栅极结构，所述栅极结构包括栅电极层；图案化所述栅极结构从而将所述栅极结构分成包括由分离开口分隔开的第一栅极结构和第二栅极结构的至少两个分开的栅极结构；以及通过利用绝缘材料填充所述分离开口来形成分离插塞，其中，在所述第一栅极结构中的所述栅电极层与所述分离插塞的侧壁接触。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1至图9E示出了根据本专利技术的一个实施例的用于制造FET器件的示例性顺序工艺。图10A和图10B示出了根据本专利技术的另一实施例的FET器件的示例性结构。图11A和图11B示出了根据本专利技术的一个实施例的FET器件的示例性结构。具体实施方式应当理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。图1至图9E示出了根据本专利技术的一个实施例的制造FinFET器件的示例性的有序工艺的截面图和/或平面图。应该理解，可以在由图1至图9E示出的工艺之前、期间和/或之后提供附加操作，并且对于方法的额外的实施例，可以替代或消除以下所描述的一些操作。操作/工艺的顺序可交换。图1示出了示例性截面图，其中，在衬底10上方形成鳍结构20。为了制造鳍结构，例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底(例如半导体晶圆)上方形成掩模层。例如，衬底是杂质浓度在从约1艺在衬15cm-3至约5约在衬15cm-3的范围内的p型硅衬底。在其它实施例中，衬底是杂质浓度在从约1在其它15cm-3至约5约其它15cm-3的范围内的n型硅衬底。可选地，衬底10可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10为SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可从SOI衬底的硅层突出或者可从SOI衬底的绝缘体层突出。在后面的情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可用作衬底10。衬底10可以包括已合适地掺杂杂质(例如，p型或n型导电性)的各种区域。例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。可通过使用热氧化或CVD工艺形成衬垫氧化物层。氮化硅掩模层可以通过诸如溅射法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成。在一些实施例中，衬垫氧化物层的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在从约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案是通过光刻形成的光刻胶图案。通过使用掩模图案作为蚀刻掩模，形成了衬垫氧化物层106和氮化硅掩模层107的硬掩模图案100。通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法进行沟槽蚀刻而将衬底图案化为鳍结构20。在一个实施例中,在衬底10本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及所述第一栅电极层与所述分离插塞的侧壁接触。

【技术特征摘要】
2015.10.30 US 14/928,2141.一种半导体器件，包括：第一鳍场效应晶体管，包括在第一方向上延伸的第一鳍结构以及包括第一栅极结构，所述第一栅极结构包括在所述第一鳍结构上方形成的第一栅极介电层和在所述第一栅极介电层上方形成的第一栅电极层，且所述第一栅极结构在垂直于所述第一方向的第二方向上延伸；以及第二鳍场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及包括第二栅极结构，所述第二栅极结构包括在所述第二鳍结构上方形成的第二栅极介电层和在所述第二栅极介电层上方形成的第二栅电极层，且所述第二栅极结构在所述第二方向上延伸；其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，所述第一栅极结构和所述第二栅极结构通过由绝缘材料制成的分离插塞分离，以及所述第一栅电极层与所述分离插塞的侧壁接触。2.根据权利要求1所述的半导体器件，其中：所述第一栅电极层包括在所述第一鳍结构上方形成的下面的层和主金属电极层，以及所述主金属电极层与所述分离插塞的所述侧壁接触。3.根据权利要求1所述的半导体器件，其中，所述分离插塞是由基于氮化硅的材料制成的。4.根据权利要求1所述的半导体器件，其中：所述第二栅电极层包括在所述第二鳍结构上方形成的下面的层和主金属电极层，以及所述第二栅电极层的所述主金属电极层与所述分离插塞的侧壁接触。5.根据权利要求1所述的半导体器件，其中，所述第一栅极介电层的沿所述第二方向的最上部分位于所述第一鳍结构之上。6.根据权利要求2所述的半导体器件，其中，所述下面的层的沿所述第二方向的最上部分位于所述第一鳍结构之上。7.根据权利要求1所...

【专利技术属性】
技术研发人员：谢志宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71