半导体封装制造技术

本发明专利技术实施例公开了一种半导体封装。其包括：基座；多个第一导电结构；以及半导体元件，通过该多个第一导电结构接合至该基座；其中，该半导体元件包括：载体基底；多个第二导电结构；以及第一半导体主体，通过该多个第二导电结构接合至该载体基底；其中，该多个第一导电结构和该多个第二导电结构分别设置在该载体基底的两相对表面上；其中，该载体基底及该基座均为该第一半导体主体的扇出结构。本发明专利技术实施例的半导体封装可以具有较低的制造成本。

【技术实现步骤摘要】
半导体封装
本专利技术涉及半导体
，尤其涉及一种使用倒装芯片技术的半导体封装。
技术介绍
为了确保电子产品或通信设备(诸如可穿戴式设备)的小型化和多功能性，会要求半导体封装具有小尺寸，以支持多针连接、高速和高功能。输入/输出(I/O)引脚数的增加再加上对高性能集成电路(IC)的需求增加，导致了倒装芯片封装的发展。倒装芯片技术使用芯片/晶粒上的凸块以与封装基板互连，诸如印刷电路板(PrintedCircuitBoard，PCB)。倒置芯片并正面向下地接合至封装基板。倒装芯片技术实现了与设备的高密度互连。但是，随着芯片尺寸变小，相应地要求PCB的线宽和间距进一步缩小。如此，PCB的制造过程变得更加困难和复杂。而且PCB需要由适合微小布局的特殊材料制成。相应地，难以降低PCB及含该PCB的半导体封装的制造成本。因此，期望一种使用倒装芯片技术并且具有更低制造成本的新的半导体封装。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体封装，可以降低其制造成本。本专利技术实施例提供了一种半导体封装，包括：基座；多个第一导电结构；以及半导体元件，通过该多个第一导电结构接合至该基座；其中，该半导体元件包括：载体基底；多个第二导电结构；以及第一半导体主体，通过该多个第二导电结构接合至该载体基底；其中，该多个第一导电结构和该多个第二导电结构分别设置在该载体基底的两相对表面上；其中，该载体基底及该基座均为该第一半导体主体的扇出结构。其中，进一步包括：多个第三导电结构，接合在该基座上，并且该多个第一导电结构和该多个第三导电结构分别设置在该基座的两相对表面上。其中，该多个第一导电结构的尺寸大于该多个第二导电结构的尺寸且小于该多个第三导电结构的尺寸。其中，该多个第一导电结构之间的间距大于该多个第二导电结构之间的间距，且小于该多个第三导电结构之间的间距。其中，该多个第三导电结构之间的间距与该多个第二导电结构之间的间距之比值介于5～9之间，并且该多个第三导电结构之间的间距与该多个第一导电结构之间的间距之比值大于1且小于等于3。其中，该半导体元件进一步包括：模塑料，设置在该载体基底上，并且围绕该第一半导体主体及该多个第二导电结构。其中，进一步包括：底胶填充材质，设置在该基座上，并且围绕该半导体元件及该多个第一导电结构，以及填充该半导体元件与该基座之间的间隙。其中，该载体基底的宽度大于该第一半导体主体的宽度，且小于该基座的宽度。其中，该第一半导体主体为半导体晶粒。其中，该半导体元件还包括：第二半导体主体，与该第一半导体主体并排设置在该载体基底上或者堆叠在该第一半导体主体上。其中，该第一半导体主体使用倒装芯片方式接合至该载体基底。其中，当该第二半导体主体与该第一半导体主体并排设置在该载体基底上时，该第二半导体主体使用倒装芯片或者线接合方式接合至该载体基底。其中，当该第二半导体主体堆叠在该第一半导体主体上时，该第二半导体主体使用线接合方式接合至该载体基底。其中，进一步包括：散热基座，通过黏合层附着至该基座，并且覆盖该半导体元件。其中，进一步包括：散热界面材料，位于该散热基座与该半导体元件之间。其中，该载体基底包括：导线，该第二导电结构直接接合在该导线上。其中，该导线为细长形的。其中，该导线用于携带输入/输出信号、接地信号或电源信号穿过该载体基底的至少一部分。其中，该导线的顶面位于该载体基底面向该半导体主体的表面的上方、下方或者对齐。其中，该导线的宽度小于该第一半导体主体上的连接至该第二导电结构的接垫的宽度。其中，该导线的形状不同于该第一半导体主体上的连接至该第二导电结构的接垫的形状。其中，该第二导电结构包括：焊锡盖层，直接接触该导线。其中，该第二导电结构包括：宽度大于该导线的宽度的铜层和/或宽度大于该导线的宽度的焊锡盖层。本专利技术实施例的有益效果是：本专利技术实施例，半导体主体(例如晶粒)并非直接接合至基座，而先通过载体基底(作为扇出结构)来使得第一导电结构之间的间距扩大，然后再通过第一导电结构接合至基座，从而使得基座可以无需采用昂贵的ABF1-2-1基座，而可以采用普通的廉价基座，从而降低了半导体封装的制造成本。附图说明通过阅读接下来的详细描述及参考附图所做的示例可以更容易地理解本专利技术，其中：图1-4为本专利技术不同实施例的半导体封装的剖面示意图；图5A-5E为本专利技术实施例的形成半导体封装的过程的各阶段的剖面示意图；图6A-6E为本专利技术实施例的形成半导体封装的过程的各阶段的剖面示意图；图7A为根据本专利技术一些实施例的半导体封装的部分透视图；图7B和7C为根据本专利技术一些实施例的半导体封装的部分的剖面示意图；图8A～8D为本专利技术不同实施例的半导体封装的剖面示意图。具体实施方式以下描述仅是出于说明本专利技术一般原理的目的，而不应视为限制。本专利技术的范围可参考所附的权利要求来确定。参考特定实施例与参考确定的附图来描述本专利技术，但是本专利技术不限制于此，并且本专利技术仅由权利要求来限定。描述的附图仅是示意图而非限制。在附图中，出于说明目的而夸大了某些元件的尺寸，并且某些元件的尺寸并非按比例绘制。图中的尺寸和相对尺寸不对应本专利技术实践中的真实尺寸。图1-4为本专利技术不同实施例的半导体封装的剖面示意图。在一些实施例中，上述半导体封装可为倒装芯片封装(flipchippackage)，该倒装芯片封装使用导电结构来将半导体元件(semiconductordevice)连接至基座。可替换地，上述半导体封装可为使用接合线技术的封装，以将半导体元件连接至基座。例如，导电结构可为焊料凸块、铜柱凸块或者其他合适的导电结构。上述的半导体元件可以为半导体晶粒/芯片或者含有半导体晶粒的半导体封装。该基座可以为PCB或者另一合适的基底。图1显示本专利技术实施例的半导体封装500a的剖面示意图。请参考图1，上述半导体封装500a可包括基座200，上述基座200具有元件贴附面(deviceattachsurface)214。在本专利技术实施例中，基座200，例如为印刷电路板(PCB)，可由聚丙烯(polypropylene，PP)或者另一合适的材料来形成。并且注意基座200可为单一层(singlelayer)结构或多层(multilayer)结构。多条导线(conductivetrace)202a，内嵌于基座200中。在本专利技术实施例中，导线202a可包括信号线段或接地线段，上述信号线段或接地线段可用于半导体元件300的输入/输出(input/output，I/O)连接，其中半导体元件300直接安装(mounted)至基座200上。换言之，导线202a携带输入/输出(I/O)信号、接地(ground)信号或电源(power)信号穿过基座200的至少一部分。因此，每条导线202a的至少一部分作为基座200的外部连接区。在一些实施例中，导线202a的宽度W1设计为大于5μm(微米)，诸如介于10μm～20μm之间。然而，应注意导线202a的宽度W1并无限制。对于不同的设计，如果有需要的话，导线的宽度W1可以小于5μm或者为另一合适的值。在一些实施例中，导线202a的长度大于其宽度。因此，导线202a为细长的线(elongatedlines)或者为条纹(stripe)。相反地，接垫结构则又短又厚(stout)。例如，本文档来自技高网...

【技术保护点】
一种半导体封装，其特征在于，包括：基座；多个第一导电结构；以及半导体元件，通过该多个第一导电结构接合至该基座；其中，该半导体元件包括：载体基底；多个第二导电结构；以及第一半导体主体，通过该多个第二导电结构接合至该载体基底；其中，该多个第一导电结构和该多个第二导电结构分别设置在该载体基底的两相对表面上；其中，该载体基底及该基座均为该第一半导体主体的扇出结构。

【技术特征摘要】
2015.09.16 US 62/219,247;2016.08.16 US 15/238,4541.一种半导体封装，其特征在于，包括：基座；多个第一导电结构；以及半导体元件，通过该多个第一导电结构接合至该基座；其中，该半导体元件包括：载体基底；多个第二导电结构；以及第一半导体主体，通过该多个第二导电结构接合至该载体基底；其中，该多个第一导电结构和该多个第二导电结构分别设置在该载体基底的两相对表面上；其中，该载体基底及该基座均为该第一半导体主体的扇出结构。2.如权利要求1所述半导体封装，其特征在于，进一步包括：多个第三导电结构，接合在该基座上，并且该多个第一导电结构和该多个第三导电结构分别设置在该基座的两相对表面上。3.如权利要求2所述半导体封装，其特征在于，该多个第一导电结构的尺寸大于该多个第二导电结构的尺寸且小于该多个第三导电结构的尺寸。4.如权利要求2所述半导体封装，其特征在于，该多个第一导电结构之间的间距大于该多个第二导电结构之间的间距，且小于该多个第三导电结构之间的间距。5.如权利要求2所述半导体封装，其特征在于，该多个第三导电结构之间的间距与该多个第二导电结构之间的间距之比值介于5～9之间，并且该多个第三导电结构之间的间距与该多个第一导电结构之间的间距之比值大于1且小于等于3。6.如权利要求1所述半导体封装，其特征在于，该半导体元件进一步包括：模塑料，设置在该载体基底上，并且围绕该第一半导体主体及该多个第二导电结构。7.如权利要求6所述半导体封装，其特征在于，进一步包括：底胶填充材质，设置在该基座上，并且围绕该半导体元件及该多个第一导电结构，以及填充该半导体元件与该基座之间的间隙。8.如权利...

【专利技术属性】
技术研发人员：周哲雅，许文松，陈南诚，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71