功率MOSFET及其制造方法技术

技术编号:15726097 阅读:93 留言:0更新日期:2017-06-29 18:03
本发明专利技术实施例提供了一种半导体器件及其制造方法。半导体器件包括衬底、源极区、漏极区、场板和栅电极。源极区具有第一导电类型,并且位于衬底内的第一侧。漏极区具有第一导电类型,并且位于与衬底内的第一侧相对的第二侧。场板位于场板上方且介于源极区和漏极区之间。栅电极的一部分位于场板的上方。

【技术实现步骤摘要】
功率MOSFET及其制造方法
本专利技术总体涉及半导体领域,更具体地,涉及半导体器件及其制造方法。
技术介绍
自从基于双极技术的半导体器件(诸如,双极结型晶体管(BJT))问世以来,为了扩展它们的应用,已经付出大量的努力来提高这些器件的功率处理能力。金属氧化物半导体场效应晶体管(MOSFET)是用于放大或开关电子信号的晶体管。MOSFET是具有源极(S)、栅极(G)、漏极(D)和基极(B)的四端子器件。该MOSFET是迄今为止在数字和模拟电路中最常见的晶体管,但是BJT在一段时间内曾更为常见。随着CMOS技术获得的重要性,并且集成电路领域的工艺技术超越了用于功率器件的双极技术的发展,引入了功率MOSFET。现在将CMOS技术上的稳定进展用于改进的功率器件(诸如功率MOSFET)的发展是可能的。功率MOSFET与其双极对应物相比可具有更为优越的性能。例如,n沟道功率MOSFET通过电子传输来工作,而电子传输固有地比BJT所依靠的电子和空穴结合的传输更快。相比于BJT功率器件,功率MOSFET以较好的开关速度著称,并且功率MOSFET由于绝缘栅极而需要较少栅极驱动功率。功率MOSFET的主要缺点是高导通电阻和覆盖/叠对控制(overlaycontrol)问题。在高导通电阻和覆盖控制问题上,需要改进功率MOSFET性能的方法和设备。
技术实现思路
根据本专利技术的一个方面,提供了一种半导体器件,包括:衬底;源极区,具有第一导电类型,并且位于所述衬底内的第一侧;漏极区,具有所述第一导电类型,并且位于所述衬底内的与第一侧相对的第二侧;场板,位于所述衬底上方,并且介于所述源极区与所述漏极区之间;栅电极,具有第一部分和第二部分,其中,所述栅电极的第一部分位于所述场板上方。根据本专利技术的另一方面,提供了一种半导体器件,包括:衬底;漂移区,具有第一导电类型,从所述衬底的顶面延伸到所述衬底内部,并且位于所述衬底的第一侧的邻近处;第二区,具有第二导电类型,从所述衬底的顶面延伸到所述衬底内部,并且位于所述衬底的第二侧的邻近处,所述第二侧与所述第一侧相对;源极区,具有第一导电类型,位于所述第二区内;漏极区,具有第一导电类型,位于所述漂移区内;场板,位于所述漂移区的上方;栅电极,位于所述第一区和所述漂移区上方,其中,所述栅电极的顶面基本上完全由硅化物层覆盖。根据本专利技术的又一方面,提供了一种半导体器件的制造方法,该方法包括:提供衬底;在所述衬底内的第一侧处形成具有第一导电类型的源极区;在所述衬底内的第二侧处形成具有所述第一导电类型的漏极区,所述衬底的第二侧与所述衬底的第一侧相对;在所述衬底上方且在所述源极区与所述漏极区之间形成场板;以及在形成所述场板后,在所述衬底上方形成栅电极。附图说明结合附图和以下描述来阐述本专利技术的一个或多个实施例的细节。本专利技术的其他特征和优势将从说明书、附图和权利要求中显而易见。图1是根据一些实施例的功率MOSFET的示意图。图2是示出了根据一些实施例的功率MOSFET性能的示意图。图3A至3F示出了根据一些实施例的制造功率MOSFET的工艺。在不同图中相同的参考标号用于代表相同的组件。具体实施方式下面详细讨论本专利技术各实施例的制造和使用。然而,应该理解,实施例提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅仅是说明性的,而不用于限制本专利技术的范围。应该理解,当组件被称为“在……上方”,“连接到”或“耦接到”另一组件或层时,其可以直接地位于其他组件或层上方,或连接或耦接到其他组件或层,或者可存在中间组件或层。相反,当组件被称为“直接在……上方”,“直接连接到”或“直接耦接到”另一组件或层时,则不存在中间组件或层。应该理解,尽管本文中可以使用第一、第二、第三等术语来描述各个组件、组件、区域、层和/或部分,但不是通过这些术语来限制这些组件、组件、区域、层和/或部分。这些术语仅用于将一个组件、组件、区域、层或部分与另一个区域、层或部分区分。因此,在不背离本专利技术概念的教导下,以下讨论的第一组件、组件、区域、层或部分可以用第二组件、组件、区域、层或部分标识。为便于描述,空间相对术语,如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等在本文可用于描述附图中示出的一个组件或部件与另一个(或另一些)组件或部件的关系。应该理解,除了在图中描述的方位以外,空间相对位置的术语旨在包括器件在使用或操作期间的不同方位。例如,如果将附图中的器件翻过来,则描述为在其他组件或部件“下部”或“之下”的组件将被定位于在其他组件或部件“上方”。因此,示例性术语“在...上方”或“在...下方”可包括“在...上方”和“在...下方”的方位。器件可以以其他方式定向(旋转90度或在其他方位上),并因此对本文中所使用的空间相对位置描述进行同样的解释。本文中所使用的术语是仅用于描述特定实例的目的,而不是为了限制本专利技术概念。如本文中所使用的,除非上下文清楚地表明,否则单数“一”,“一个”和“该”旨在也包括复数形式。应当进一步理解,当在本专利技术中使用术语“包括”和/或“包含”,指定阐述的部件、整数、步骤、操作、组件、和/或组件的存在,但不排除附加的一个或多个其他部件、整数、步骤、操作、组件、组件和/或它们的组的存在。整篇说明书中提及“一个实施例”或“实施例”,意味着结合该实施例所描述的特别的部件、结构或特征包括在至少一个实施例中。因此,整篇说明书的多个地方出现的短语“在一个实施例中”或“在实施例中”无须全部涉及相同的实施例。此外,在一个或多个实施例中,可以以任何合适的方式结合特别的部件、结构或特征。应该理解,以下图片没有按比例绘制,当然,这些图片仅是为了说明。图1是根据本专利技术一个实施例的功率金属氧化物半导体场效应晶体管(MOSFET)。功率MOSFET包括衬底10、源极区20、漏极区30、栅电极40和场板50。衬底10可以是p型掺杂衬底或n型掺杂衬底,这意味着半导体衬底10可以掺杂有n型或者p型杂质。衬底10是由硅、砷化镓,硅锗、碳化硅或在半导体器件工艺中使用的其它已知的半导体材料形成。虽然本文中所示出的实例使用了半导体衬底,但是在其它替代实施例中,外延生长的半导体材料或绝缘体上硅(SOI)层可被用作衬底10。掺杂杂质可注入半导体材料以形成p型或n型材料,是很常见的。取决于掺杂剂的浓度,P型材料可被进一步划分为p++、p+、p、p-、p--型材料。如果材料被描述为p型材料,它掺杂有p型杂质,并且它可以是p++、p+、p、p-、p--型材料中的任何一种。同样地,n型材料可被进一步划分为n++、n+、n、n-、n--型材料。如果材料被描述为n型材料,它掺杂有n型杂质,并且它可以是n++、n+、n、n-、n--型材料中的任何一种。例如,p型材料的掺杂原子包括硼。例如,在n型材料中,掺杂原子包括磷、砷和锑。可通过离子注入工艺完成掺杂。当与光刻工艺结合时,可通过将原子注入到暴露区域而掩蔽其他区域来在选定的区域上执行掺杂。此外,热驱动或退火周期可用于使用热扩散来扩展或延伸先前的掺杂区域。作为替代,半导体材料的一些外延沉积允许在外延工艺中原位掺杂。注入可通过诸如薄氧化物层等的常用特定材料来完成。阱区的掺杂浓度量和描述的扩散可随本文档来自技高网...
功率MOSFET及其制造方法

【技术保护点】
一种半导体器件,包括:衬底;源极区,具有第一导电类型,并且位于所述衬底内的第一侧;漏极区,具有所述第一导电类型,并且位于所述衬底内的与第一侧相对的第二侧;场板,位于所述衬底上方,并且介于所述源极区与所述漏极区之间;栅电极,具有第一部分和第二部分,其中,所述栅电极的第一部分位于所述场板上方。

【技术特征摘要】
2015.12.21 US 14/977,3021.一种半导体器件,包括:衬底;源极区,具有第一导电类型,并且位于所述衬底内的第一侧;漏极区,具有所述第一导电类型,并且位于所述衬底内的与第一侧相对的第二侧;场板,位于所述衬底上方,并且介于所述源极区与所述漏极区之间;栅电极,具有第一部分和第二部分,其中,所述栅电极的第一部分位于所述场板上方。2.根据权利要求1所述的半导体器件,还包括:第一介电层,位于所述栅电极的第二部分和所述衬底之间。3.根据权利要求1所述的半导体器件,还包括第二介电层,位于所述场板和所述衬底之间;第三介电层,位于所述栅电极的第一部分和所述场板之间;第一间隔件,位于所述衬底上,并且与所述第二介电层接触。4.根据权利要求3所述的半导体器件,其中,所述第二介电层的厚度与所述第三介电层的厚度不同。5.根据权利要求1所述的半导体器件,还包括:第二间隔件,与所述栅电极的第二部分和所述场板接触。6.根据权利要求1所述的半导体器件,其中,所述栅电极的顶面基本完全被硅...

【专利技术属性】
技术研发人员:约根德拉·亚达夫陈吉智柳瑞兴姚智文
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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