一种半导体器件及其制造方法、电子装置制造方法及图纸

技术编号:15726026 阅读:74 留言:0更新日期:2017-06-29 17:39
本发明专利技术提供一种半导体器件及其制造方法、电子装置,所述方法包括:提供半导体衬底,在半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层;蚀刻层间介电层,直至在所述接触孔开口图案的下部残留部分层间介电层;去除所述掩膜层;完全去除位于所述接触孔开口图案下部的残留的层间介电层,以形成贯通所述层间介电层的接触孔,同时圆化位于所述接触孔顶部附近的所述层间介电层;去除露出的蚀刻停止层。根据本发明专利技术,提供了一种具有新的蚀刻轮廓的接触孔,可以扩大形成接触塞的工艺窗口,提升产品的良率。

【技术实现步骤摘要】
一种半导体器件及其制造方法、电子装置
本专利技术涉及半导体制造工艺,具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
随着半导体器件特征尺寸的不断缩减,在层间介电层中形成底部电性连接金属硅化物层的接触塞时,由于形成的接触孔的深宽比很大,导致接触孔的顶部开口的尺寸临近形成接触塞的工艺窗口边际,采用沉积工艺形成接触塞时不能完全填充整个接触孔,容易形成诸如空洞之类的缺陷,造成接触塞的开路。因此,需要提出一种方法,以解决上述问题。
技术实现思路
针对现有技术的不足,本专利技术提供一种半导体器件的制造方法,包括:提供半导体衬底,在所述半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层;蚀刻所述层间介电层,直至在所述接触孔开口图案的下部残留部分层间介电层;去除所述掩膜层;完全去除位于所述接触孔开口图案下部的所述残留的层间介电层,以形成贯通所述层间介电层的接触孔,同时圆化位于所述接触孔顶部附近的所述层间介电层。在一个示例中,在完全去除位于所述接触孔开口图案下部的所述残留的层间介电层的步骤中,所述层间介电层的表面部分也被同时去除。在一个示例中,所述层间介电层表面部分被去除的部分的厚度为100埃-200埃。在一个示例中,所述掩膜层包括自下而上层叠的先进图案化层和抗反射涂层。在一个示例中,形成所述具有接触孔开口图案的掩膜层的步骤包括:在所述掩膜层上通过旋涂、曝光、显影工艺形成具有所述接触孔开口图案的光刻胶层;以所述光刻胶层为掩膜,蚀刻所述掩膜层,在所述掩膜层中形成所述接触孔开口图案;通过灰化工艺去除所述光刻胶层。在一个示例中,所述残留的层间介电层的厚度为100埃-200埃。在一个示例中,通过剥离工艺去除所述掩膜层。在一个示例中,去除所述残留的层间介电层之后,还包括去除露出的所述蚀刻停止层的步骤。在一个实施例中,本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中,本专利技术还提供一种电子装置,所述电子装置包括所述半导体器件。根据本专利技术,提供了一种具有新的蚀刻轮廓的接触孔,可以扩大形成接触塞的工艺窗口,提升产品的良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的原理。附图中:图1A-图1F为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图;图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。应当理解的是,本专利技术能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本专利技术的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本专利技术教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。对于现有工艺而言,在层间介电层上形成蚀刻掩膜之后,通过干法蚀刻在层间介电层中形成接触孔,所述干法蚀刻一次完成,由于形成的接触孔的深宽比很大,导致接触孔的顶部开口的尺寸临近后续形成接触塞的工艺窗口边际,采用沉积工艺形成接触塞时不能完全填充整个接触孔,容易形成诸如空洞之类的缺陷,造成接触塞的开路。[示例性实施例一]参照图1A-图1F,其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先,如图1A所示,提供半导体衬底100,半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底100中形成有隔离结构,作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底100中还形成有各种阱(well)结构,为了简化,图示中予以省略。在半导体衬底上形成有栅极结构,作为示例,栅极结构包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层,例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层;导电性金属氧化物层包括氧化铱(IrO2)层;金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种,其中,氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层;氮氧化物层包括氮氧化硅(SiON)层;在本实施例中,栅极硬掩蔽层的材料为氮化硅。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术,优选化学气相沉积法(CVD),如低温化学气相本文档来自技高网...
一种半导体器件及其制造方法、电子装置

【技术保护点】
一种半导体器件的制造方法,其特征在于,包括:提供半导体衬底,在所述半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层;蚀刻所述层间介电层,直至在所述接触孔开口图案的下部残留部分层间介电层;去除所述掩膜层;完全去除位于所述接触孔开口图案下部的所述残留的层间介电层,以形成贯通所述层间介电层的接触孔,同时圆化位于所述接触孔顶部附近的所述层间介电层。

【技术特征摘要】
1.一种半导体器件的制造方法,其特征在于,包括:提供半导体衬底,在所述半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层;蚀刻所述层间介电层,直至在所述接触孔开口图案的下部残留部分层间介电层;去除所述掩膜层;完全去除位于所述接触孔开口图案下部的所述残留的层间介电层,以形成贯通所述层间介电层的接触孔,同时圆化位于所述接触孔顶部附近的所述层间介电层。2.根据权利要求1所述的方法,其特征在于,在完全去除位于所述接触孔开口图案下部的所述残留的层间介电层的步骤中,所述层间介电层的表面部分也被同时去除。3.根据权利要求2所述的方法,其特征在于,所述层间介电层表面部分被去除的部分的厚度为100埃-200埃。4.根据权利要求1所述的方法,其特征在于,所述掩膜层包括自下而上层叠...

【专利技术属性】
技术研发人员:张城龙黄敬勇张海洋
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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