半导体结构以及测试栅极氧化层的击穿电压的方法技术

本发明专利技术提供一种半导体结构以及测试栅极氧化层的击穿电压的方法，半导体结构包括：多个晶体管、多个二极管、多个保险丝、多个第一测量垫以及至少一个第二测量垫；每个晶体管均包括形成于一衬底上的栅极以及位于所述栅极两侧的衬底中的源极和漏极，所述栅极与所述衬底之间具有一栅极氧化层；每个二极管的正极连接一晶体管的栅极，每个二极管的负极与该晶体管的栅极连接同一第一测量垫，每个晶体管的栅极以及所述晶体管的栅极连接的第一测量垫之间设置一保险丝，所述衬底连接所述第二测量垫。本发明专利技术中，可以同时对多个晶体管的击穿电压进行检测，缩短测试周期。

【技术实现步骤摘要】
半导体结构以及测试栅极氧化层的击穿电压的方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构以及测试栅极氧化层的击穿电压的方法。
技术介绍
随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路设计和加工水平已经进入纳米MOS时代，影响器件可靠性的因素不断出现，由此导致纳米MOS器件性能退化。栅极氧化层的耐压性能是MOS器件可靠性评估的重要方面。栅极氧化层的时变介质击穿(Time-DependentDielectricBreakdown，TDDB)是栅极氧化层耐压性能的重要指标之一，其中，时变介质击穿是与时间有关的一种电介质的击穿现象。参考图1中所示，现有技术中的测试栅极氧化层的时变介质击穿现象的结构包括：衬底1、形成于衬底1中的有源极2、形成于有源极2中的源极4和漏极5、形成于有源极2上的栅极3、栅极3与衬底1之间的栅极氧化层(图中未示出)、金属层6以及插塞7。结合图1和图2所示，采用插塞7分别将栅极3、源极4、漏极5以及金属层6引出，形成一个MOS管的等效结构，其中，金属层6上的插塞7将衬底引出。参考图2所示，在进行时变介质击穿测试时，源极S、漏极D以及衬底B均连接地端，在栅极G上施加上电压或者电流，并逐渐增减电压或电流的大小，直至栅极氧化层击穿，从而测试出一个样品栅极氧化层的时变介质击穿。然而，由于现有的测试方法中需要在图1中的多个晶体管上进行多次可靠性测量，对多个晶体管的数据进行统计分析，从而得到栅极氧化层的耐压特性。
技术实现思路
本专利技术的目的在于，提供一种半导体结构以及测试栅极氧化层的击穿电压的方法，解决现有技术中需要测量大量样品得到栅极氧化层击穿电压的问题。为解决上述技术问题，本专利技术提供一种半导体结构，包括：多个晶体管、多个二极管、多个保险丝、多个第一测量垫以及至少一个第二测量垫；每个晶体管均包括形成于一衬底上的栅极以及位于所述栅极两侧的衬底中的源极和漏极，所述栅极与所述衬底之间具有一栅极氧化层；每个二极管的正极连接一晶体管的栅极，每个二极管的负极与该晶体管的栅极连接同一第一测量垫，每个晶体管的栅极以及所述晶体管的栅极连接的第一测量垫之间设置一保险丝，所述衬底连接所述第二测量垫。可选的，所述晶体管为NMOS晶体管。可选的，所述衬底中形成有P阱，所述源极和漏极形成于所述P阱中。可选的，所述源极和所述漏极均连接所述第二测量垫。可选的，所述晶体管的个数为25个～30个，所述第一测量垫的个数为25个～30个。可选的，所述二极管的电阻为5kΩ～10kΩ。可选的，所述保险丝的材料为多晶硅或金属铝。可选的，所述保险丝的额定电流为10-3安培～10-2安培。可选的，所述第一测量垫为铝焊垫或铜焊垫，所述第二测量垫为铝焊垫或铜焊垫。可选的，所述半导体结构位于所述衬底的划片道上。相应的，本专利技术还提供一种测试栅极氧化层的击穿电压的方法，采用上述的半导体结构，具体包括：在所述第一测量垫上施加第一电压，在所述第一测量垫上施加与所述第一电压反向的第二电压，并测量每个所述晶体管的电流值；依次增加所述第一电压的大小，并相应测量每个所述晶体管的电流值，对应得出每个所述晶体管的栅极氧化层的击穿电压，统计分析所述栅极氧化层的耐压特性。可选的，所述第二测量垫接地端。可选的，所述晶体管的栅极氧化层击穿后，与该晶体管连接的所述保险丝熔断。与现有技术相比，本专利技术提供的半导体结构在测试栅极氧化层的击穿电压的过程中，先在第一测量垫上施加一第一电压，电流由保险丝流过，再在第一测量垫上施施加一反向的第二电压，并测量每个晶体管的电流。如此反复施施加第一电压或第二电压，逐渐增加第一电压的大小，并测试每个晶体管相应的的电流值。当某一晶体管的栅极氧化层击穿后，电流突然增大，使得与该晶体管连接的保险丝熔断，该第一电压即为该晶体管栅极氧化层的击穿电压。然而，二极管所在的通路导通，可以保证仍能测量该晶体管的电流。最终，根据晶体管的电流值，得出每个晶体管的击穿电压，并统计分析得出栅极氧化层的耐压特性。本专利技术中，可以同时对多个晶体管的时变介质击穿现象进行检测，缩短测试周期。附图说明图1为现有技术中的测试栅极氧化层时变击穿的结构示意图；图2为现有技术中的测试栅极氧化层时变击穿的晶体管的结构示意图；图3为本专利技术一实施例中的半导体结构的示意图；图4为本专利技术一实施例中的晶体管的剖面结构示意图；图5为本专利技术一实施例中的保险丝的结构示意图；图6为本专利技术一实施例中在第一测量垫上施加正向电压的电流流向示意图；图7为本专利技术一实施例中在第一测量垫上施加负向电压的电流流向示意图。具体实施方式下面将结合示意图对本专利技术的半导体结构以及测试栅极氧化层的击穿电压的方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。本专利技术的核心思想在于，在每个晶体管的栅极与第一测量垫之间并联保险丝和二极管，在测试栅极氧化层的时变介质击穿现象的过程中，先在第一测量垫上施加一第一电压，进行应力测试，电流由保险丝流过，再在第一测量垫上施加一反向的第二电压，并测量每个晶体管的电流。如此反复施加第一电压或第二电压，逐渐增加第一电压的大小，并测试每个晶体管的电流。当某一晶体管的栅极氧化层击穿后，电流突然增大，与该晶体管连接的保险丝熔断，该第一电压即为该晶体管栅极氧化层的击穿电压。然而，二极管所在的通路导通，可以保证仍能测量该晶体管的电流。最终，根据晶体管的电流值，得出每个晶体管的击穿电压，并统计分析得出栅极氧化层的耐压特性。本专利技术中，可以同时对多个晶体管的时变介质击穿现象进行检测，缩短测试周期。以下结合图3-图5对本专利技术的半导体结构进行详细的描述。半导体结构示意图参考图3所示，半导体结构中包括多个晶体管10，所述多个晶体管10排列在一个方向上。结合图3和图4中所示，每个所述晶体管10包括衬底11、位于所述衬底11上的栅极17以及位于栅极17两侧的衬底中的源极15和漏极16，所述栅极17与所述衬底11之间具有一栅极氧化层13。因此，每个晶体管10为一四端器件，分别包括源极S、漏极D、栅极G以及衬底B。其中，所述衬底11中形成有阱区12以及浅沟槽隔离结构14，所述源极15和漏极16形成于所述阱区12中，所述浅沟槽隔离结构14用以隔离相邻的晶体管10。以NMOS晶体管为例，所述阱区12为P阱。以PMOS晶体管为例，所述阱区12为N阱。当然，所述衬底11中还可以形成有其它公知的结构，在此不再赘述。继续参考图3所示，每个晶体管10的栅极17均连接一第一测量垫21，在本实施例中，多个晶体管10依次排列，多个第一测量垫21依次排布，并相应的排布在相同的方向上，使得在同一个器件上可以制备更多个的晶体管，并节省器件的面积。本实施例中，所述第一测量垫21为铝焊垫或铜焊垫，用于在测试过程中施加上电压，对晶体管10的栅极17提供电压或电流。此外，所述晶体管10的个数为25个～30个，并且，所述第一测量垫21的个数为25个～30个。例如，晶体管10的个数为26个，所述第一测量垫21的个数为26个。当然，本领域技术人员可以理解的晶体管的个数并不限于25本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：多个晶体管、多个二极管、多个保险丝、多个第一测量垫以及至少一个第二测量垫；每个晶体管均包括形成于一衬底上的栅极以及位于所述栅极两侧的衬底中的源极和漏极，所述栅极与所述衬底之间具有一栅极氧化层；每个二极管的正极连接一晶体管的栅极，每个二极管的负极与该晶体管的栅极连接同一第一测量垫，每个晶体管的栅极以及所述晶体管的栅极连接的第一测量垫之间设置一保险丝，所述衬底连接所述第二测量垫。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：多个晶体管、多个二极管、多个保险丝、多个第一测量垫以及至少一个第二测量垫；每个晶体管均包括形成于一衬底上的栅极以及位于所述栅极两侧的衬底中的源极和漏极，所述栅极与所述衬底之间具有一栅极氧化层；每个二极管的正极连接一晶体管的栅极，每个二极管的负极与该晶体管的栅极连接同一第一测量垫，每个晶体管的栅极以及所述晶体管的栅极连接的第一测量垫之间设置一保险丝，所述衬底连接所述第二测量垫。2.如权利要求1所述的半导体结构，其特征在于，所述晶体管为NMOS晶体管。3.如权利要求2所述的半导体结构，其特征在于，所述衬底中形成有P阱，所述源极和漏极形成于所述P阱中。4.如权利要求3所述的半导体结构，其特征在于，所述源极和所述漏极均连接所述第二测量垫。5.如权利要求1所述的半导体结构，其特征在于，所述晶体管的个数为25个～30个，所述第一测量垫的个数为25个～30个。6.如权利要求1所述的半导体结构，其特征在于，所述二极管的电阻为5kΩ～10kΩ。7.如权利要求1所述的半导体结构，其特征在于，所...

【专利技术属性】
技术研发人员：朱月芹，宋永梁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31