一种半导体器件及其制造方法、电子装置制造方法及图纸

技术编号:15726001 阅读:52 留言:0更新日期:2017-06-29 17:31
本发明专利技术提供一种半导体器件及其制造方法、电子装置,所述方法包括:提供半导体衬底,在半导体衬底上形成有栅极结构,在栅极结构两侧的半导体衬底中形成有未激活的源/漏区;在半导体衬底上形成应力材料层,以覆盖栅极结构;实施退火过程,以激活源/漏区中的掺杂物质并完成应力材料层所具有的应力的转移;去除应力材料层,并实施离子注入,以补偿所述退火过程所造成的源/漏区中的掺杂物质的损失。根据本发明专利技术,可以有效改善器件特征尺寸减小所引起的LOD的增加效应,提升器件的性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法、电子装置
本专利技术涉及半导体制造工艺,具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
对于28nm以下节点的半导体制造工艺而言,应力记忆技术是提升NMOS的性能所经常采用的方法。该技术是通过使NMOS的多晶硅栅极重新晶态化来改善NMOS的性能的,所述多晶硅栅极重新晶态化的机制如下:在所述多晶硅栅极两侧的半导体衬底中实施离子注入以形成未激活的源/漏区时,所述多晶硅栅极非晶态化;在所述半导体衬底上形成覆盖所述多晶硅栅极到的应力记忆材料层之后实施退火时,所述未激活的源/漏区被激活,同时,所述多晶硅栅极重新晶态化。在所述多晶硅栅极重新晶态化的过程中,由于所述应力记忆材料层的阻挡,所述多晶硅栅极的体积的扩张受到抑制,从而将所述应力记忆材料层的应力转移到所述半导体衬底中的沟道区,对所述沟道区施加拉应力以提高所述沟道区的载流子迁移率。上述实施退火的过程通常为依次实施的峰值退火和激光退火,退火的温度很高,随着源/漏区边界到栅极的距离(SA/SB)的减小,NMOS的饱和阈值电压Vtsat大幅提升超过60毫伏且饱和驱动电流Idsat大幅下降超过25%,这是由氧化物扩散长度(LOD)的增加引起的。因此,需要提出一种方法,以解决上述问题。
技术实现思路
针对现有技术的不足,本专利技术提供一种半导体器件的制造方法,包括:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有未激活的源/漏区;在所述半导体衬底上形成应力材料层,以覆盖所述栅极结构;实施退火过程,以激活所述源/漏区中的掺杂物质并完成所述应力材料层所具有的应力向所述半导体器件的栅极、源/漏区和沟道区的转移;去除所述应力材料层,并实施离子注入,以补偿所述退火过程所造成的所述源/漏区中的掺杂物质的损失。在一个示例中,对于NMOS而言,所述应力材料层具有拉应力。在一个示例中,所述退火过程为依次实施的峰值退火和激光退火。在一个示例中,所述离子注入所引入的掺杂物质为p型杂质。在一个示例中,所述p型杂质为磷或砷。在一个实施例中,本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中,本专利技术还提供一种电子装置,所述电子装置包括所述半导体器件。根据本专利技术,可以有效改善器件特征尺寸减小所引起的LOD的增加效应,提升器件的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的原理。附图中:图1A-图1C为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图;图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图;图3为根据本专利技术示例性实施例一的方法制备的NMOS的饱和阈值电压Vtsat的提升幅度以及饱和驱动电流Idsat下降幅度大幅缩减的示意图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。应当理解的是,本专利技术能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本专利技术的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本专利技术教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。对于28nm以下节点的半导体制造工艺而言,在对NMOS实施应力记忆的过程中,实施退火的高温使源/漏区中的掺杂物质(磷、砷等)在有源区边缘的扩散效应增强。SA/SB越小,所述扩散效应造成的源/漏区中的掺杂物质的损失越大,导致NMOS的饱和阈值电压Vtsat大幅提升且饱和驱动电流Idsat大幅下降,造成器件性能的下降。下面结合示例性实施例一来阐述本专利技术提出的解决以上问题的方法。[示例性实施例一]参照图1A-图1C,其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先,如图1A所示,提供半导体衬底100,半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施例中,半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构,作为示例,隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区,为了简化,仅示出NMOS区。半导体衬底100中还形成有各种阱(well)结构,为了简化,图示中予以省略。在半导体衬底100上形成有栅极结构,作为示例,栅极结构包括自下而上层叠的栅极介电层101、栅极材料层102和栅极硬掩蔽层103。栅极介电层101包括氧化物层,例如二氧化硅(SiO2)层。栅极材料层102包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种,其中,金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(Ti本文档来自技高网...
一种半导体器件及其制造方法、电子装置

【技术保护点】
一种半导体器件的制造方法,其特征在于,包括:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有未激活的源/漏区;在所述半导体衬底上形成应力材料层,以覆盖所述栅极结构;实施退火过程,以激活所述源/漏区中的掺杂物质并完成所述应力材料层所具有的应力向所述半导体器件的栅极、源/漏区和沟道区的转移;去除所述应力材料层,并实施离子注入,以补偿所述退火过程所造成的所述源/漏区中的掺杂物质的损失。

【技术特征摘要】
1.一种半导体器件的制造方法,其特征在于,包括:提供半导体衬底,在所述半导体衬底上形成有栅极结构,在所述栅极结构两侧的半导体衬底中形成有未激活的源/漏区;在所述半导体衬底上形成应力材料层,以覆盖所述栅极结构;实施退火过程,以激活所述源/漏区中的掺杂物质并完成所述应力材料层所具有的应力向所述半导体器件的栅极、源/漏区和沟道区的转移;去除所述应力材料层,并实施离子注入,以补偿所述退火过程所造成的所述源/漏区中的掺杂物质的损失。2.根...

【专利技术属性】
技术研发人员:李若园
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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