半导体器件及其制造方法技术

公开一种具有位于晶体管上方的复合阻挡结构的半导体器件及其制造方法。该方法包括一系列步骤，包括：形成晶体管，该晶体管具有位于鳍式结构内并且邻近跨越鳍式结构的栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。该方法还包括：在沉积复合阻挡结构之前沉积第二蚀刻停止层并且在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。该方法还包括在第二源极/漏极接触件上方形成接触件，并且接触件电连接至第二源极/漏极接触件。

Semiconductor device and manufacturing method thereof

Disclosed is a semiconductor device having a composite barrier structure located above a transistor and a method of manufacturing the same. The method includes a series of steps, including: forming a transistor, the transistor has a gate structure located within and across adjacent fin structure of the fin structure of the source / drain region; in the source / drain region is formed above the first source / drain contact, and the first source / drain contact element. Connected to the source / drain region; the transistor and the first source / drain contact is deposited over a composite barrier structure; and the first source / drain contact is formed above the second source / drain contact, and the second source / drain contact is electrically connected to the first source / drain polar contacts. The method also includes: before the deposition of composite barrier structures deposited second etch stop layer and the first source / drain contact is formed above the second source / drain contact, and the second source / drain contact is electrically connected to the first source / drain contact. The method also includes forming a contact above the second source / drain contacts, and the contacts electrically connected to the second source / drain contacts.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请本申请要求于2015年12月16日提交的美国临时申请序列第62/268434号的优先权权益，该申请的全部内容通过引用合并于此。
本专利技术涉及半导体领域，具体涉及半导体器件及其制造方法。
技术介绍
半导体器件广泛用于诸如计算机、手机等的大量的电子器件中。半导体器件包括在半导体晶圆上形成的集成电路，其通过在半导体晶圆上方沉积多种类型的材料薄膜以及图案化该材料薄膜以形成集成电路(IC)。随着尺寸缩小以增加IC的集成密度，在半导体器件的工艺和制造中用于提供具有多种功能和先进性能的IC的需求已经变得更加复杂。为了解决制造复杂性增加的问题和在制造工艺中伴随的问题，有必要改进IC工艺和制造。例如，应用具有半导体器件中相同的栅极长度并且鉴于典型的平面晶体管的更高的集成密度的垂直晶体管，例如，鳍式场效应晶体管(FinFET)。然而，垂直晶体管的栅极长度和沟道长度远小于水平晶体管，这增加了泄露电流并且极大地减小了稳定性。用以满足半导体器件的性能需要的进一步改进是持续必要的。
技术实现思路
根据本专利技术的一个方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：位于鳍式结构上方的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；覆盖在晶体管上的钝化层；位于钝化层上方的扩散阻挡层；以及源极/漏极接触件，源极/漏极接触件延伸穿过扩散阻挡层和钝化层以电连接至源极/漏极区。根据本专利技术的另一方面，提供一种半导体器件，包括：位于衬底上方的晶体管，晶体管包括：跨越鳍式结构的栅极结构；以及位于鳍式结构内并且邻近栅极结构的源极/漏极区；位于晶体管上方的复合阻挡结构，复合阻挡结构包括多个蚀刻停止层；以及穿透通过复合阻挡结构并且电连接至源极/漏极区的源极/漏极接触件。根据本专利技术的又一方面，提供一种用于制造半导体器件的方法，方法包括：形成晶体管，晶体管具有位于鳍式结构内并且邻近跨越鳍式结构的栅极结构的源极/漏极区；在源极/漏极区正上方形成第一源极/漏极接触件，并且第一源极/漏极接触件电连接至源极/漏极区；在晶体管和第一源极/漏极接触件上方沉积复合阻挡结构；以及在第一源极/漏极接触件正上方形成第二源极/漏极接触件，并且第二源极/漏极接触件电连接至第一源极/漏极接触件。附图说明当结合附图进行阅读时，根据下面详细的描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可任意增加或减少。图1A和图1B分别示出了根据一些实施例的FinFET器件的三维视图和截面图。图2示出了根据一些实施例的用于制造FinFET器件的示例性方法的流程图。图3A和图3B示出了根据一些实施例的用于制造FinFET器件的初始器件的三维视图和截面图。图4至图10示出了根据一些实施例的在制造工艺的各个阶段的FinFET器件的三维视图和截面图。图11至图13示出了根据一些实施例的FinFET器件的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件直接接触的实施例，也可包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。除非上下文另外清楚规定，单数形式“一”、“一个”和“该”包括复数所指。因此，例如，提及导电插塞，除非在上下文中明确指出，否则均包括具有两个或多个方面的这种插塞。此外，为了便于描述，本文中可使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。在半导体器件的制造工艺中，对于集成电路而言在稳定条件下操作是十分重要的，因此任何导致短路的可能应该被避免。在鳍式场效应晶体管(FinFET)中，其中一种这样的短路可能发生在鳍式结构上方的栅极结构与电连接至邻近栅极结构的位于鳍式结构中的源极/漏极区域的源极/漏极接触件之间。在正常的制造工艺中，在形成接触件并且电连接至源极/漏极接触件期间，执行诸如湿蚀刻的去除工艺以去除源极/漏极接触件上方的介电层的一部分，以形成用于随后形成的接触件的期望形状的通孔。然而，在通过蚀刻工艺形成通孔的传统方式中，由于蚀刻负载效应，介电层易于被过度蚀刻，使得不管设置在栅极结构上方的接触蚀刻停止层是否存在，栅极结构都被暴露。由过度蚀刻介电层导致的形成的通孔然后被填充导电材料以形成接触件，其导致在栅极结构和源极/漏极接触件之间的短路。上述蚀刻负载效应包括在通孔和源极/漏极接触件之间的偏移重叠、源极/漏极接触件的收缩、以及通孔的大临界尺寸(CD)。应当注意的是，消除上面提到的蚀刻负载效应以避免介电层的过度蚀刻和栅极结构和源极/漏极接触件之间的短路不是很容易。为了解决由介电层中暴露栅极结构和源极/漏极接触件两者的通孔导致的栅极结构和源极/漏极接触件之间的短路的问题，提供一种防止介电层中的通孔暴露栅极结构的方法。在该方法中，在接触蚀刻停止层上方和源极/漏极接触件周围形成复合阻挡结构(又称作扩散阻挡层)，以在用于形成接触件(或称接触蚀刻)的蚀刻工艺期间为栅极结构提供进一步的保护。对比形成接触件的传统方法，复合阻挡结构使得通孔停止在复合阻挡结构中，使得栅极结构，甚至接触蚀刻停止层，保持完整而非暴露。需要注意的是，将涉及具体上下文对下面的实施例(FinFET器件)进行描述。然而，以下和其它实施例也可采用具有增加的栅极结构保护的目标的其它晶体管器件，诸如管状FET、金属氧化物半导体场效应晶体管(MOSFET)、薄膜晶体管(TFT)、以及双极互补金属氧化物半导体(BCMOS)器件的基极或发射极。图1A和图1B分别示出了在制造工艺的中间阶段的FinFET器件100的三维视图和截面图，其中，图1B示出了沿图1A的线A-A截取的FinFET器件100的截面图。FinFET器件100包括晶体管，晶体管包括在衬底110上方延伸的鳍式结构112、跨越鳍式结构的栅极结构140、以及在鳍式结构112内并且邻近栅极结构的源极/漏极区(未示出)。源极/漏极区的位置位于第一源极/漏极接触件的正下方，这之后将会提到。为了简化并且更容易理解本专利技术，在图中未示出源极/漏极区。FinFET器件100还包括第一源极/漏极接触件120、第二源极/漏极接触件130、以及第一介电层172。栅极结构140跨越鳍式结构112形成并且可包括位于栅极结构140和鳍式结构112之间的栅极介电层(未示出)。第二源极/漏极接触件130形成在第一源极/漏极接触件120上方并且电连接至第一源极/漏极接触件120，并且第一源极/漏极接触件120形成在源极/漏极区上方并且电连接至源极/漏极区。第二源极/漏极接触件130可将源极/漏极区电连接至外部器件和/或随后形成的层，诸如互连结构。此外，FinFET器件100包括位于栅极结构140上方并且邻近第二源极/漏极接触件130本文档来自技高网...

【技术保护点】
一种半导体器件，包括：位于衬底上方的晶体管，所述晶体管包括：位于鳍式结构上方的栅极结构；以及位于所述鳍式结构内并且邻近所述栅极结构的源极/漏极区；覆盖在所述晶体管上的钝化层；位于所述钝化层上方的扩散阻挡层；以及源极/漏极接触件，所述源极/漏极接触件延伸穿过所述扩散阻挡层和所述钝化层以电连接至所述源极/漏极区。

【技术特征摘要】
2015.12.16 US 62/268,434;2016.02.25 US 15/053,4991.一种半导体器件，包括：位于衬底上方的晶体管，所述晶体管包括：位于鳍式结构上方的栅极结构；以及位于所述鳍式结构内并且邻近所述栅极结构的源极/漏极区；覆盖在所述晶体管上的钝化层；位于所述钝化层上方的扩散阻挡层；以及源极/漏极接触件，所述源极/漏极接触件延伸穿过所述扩散阻挡层和所述钝化层以电连接至所述源极/漏极区。2.根据权利要求1所述的半导体器件，其中，所述源极/漏极接触件和所述扩散阻挡层被介电层完全分隔开。3.根据权利要求1所述的半导体器件，其中，所述扩散阻挡层覆盖所述栅极结构的一部分。4.根据权利要求1所述的半导体器件，还包括位于所述源极/漏极接触件上方并且电连接至所述源极/漏极接触件的接触件。5.根据权利要求4所述的半导体器件，其中，所述接触件的底面位于所述扩散阻挡层中。6.根据权利要求1所述的半导体器件，其中，所述扩散阻挡层由选自由TiN...

【专利技术属性】
技术研发人员：郑凯予，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71