金属栅极晶体管、集成电路、系统及其制造方法技术方案

一种形成集成电路结构的方法，包括：在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。

Metal gate transistor, integrated circuit, system and manufacturing method thereof

A method of forming an integrated circuit structure includes providing a gate band in an interlayer dielectric (ILD). The gate band includes a metal gate electrode above the high k gate dielectric. The electrical conduction structure is formed above the gate band and the conductive band is formed above the electrically conductive structure. The width of the conductive band is greater than the width of the gate band. The contact plug is formed above the conductive band and surrounded by an additional ILD layer.

【技术实现步骤摘要】
金属栅极晶体管、集成电路、系统及其制造方法本申请是于2011年08月19日提交的申请号为201110241601.8的名称为“金属栅极晶体管、集成电路、系统及其制造方法”的专利技术专利申请的分案申请。
本专利技术基本上涉及半导体器件领域，更具体地，涉及金属栅极晶体管、集成电路、系统及其制造方法。
技术介绍
半导体集成电路(IC)工业经历了迅猛的发展。IC材料和设计中的技术进步产生了数代IC，每代IC都比前一代IC的电路更小、更复杂。然而，这些进步增加了运行IC和制造IC的复杂性，并且，为了实现这些进步，需要在IC运行和IC制造中进行同步的发展。在IC的发展过程中，随着几何尺寸(即，利用制造工艺能够创造出的最小元件(或者线))的减小，功能密度(即，单位芯片面积上所互连的器件的数量)逐渐增加。这种缩小工艺通常有助于提高生产效率，以及降低相关成本。这种缩小工艺还产生了相对较高的功率耗散值，这个问题可以通过使用低功率耗散器件解决，比如使用互补金属氧化物半导体(CMOS)器件。在尺寸改变的趋势中，可以使用各种材料作为CMOS器件的栅电极和栅极电介质。CMOS器件通常由栅氧化层和多晶硅栅电极形成。期望将栅氧化层和多晶硅栅电极替换为高k栅极电介质和金属栅电极，从而随着部件尺寸的持续减小，能够改进器件性能。随着技术发展使得尺寸继续减小，例如，对于28纳米(nm)技术节点及以下，金属栅电极的宽度较窄会产生栅极电阻较高的问题。这种栅极电阻较高的问题会影响CMOS器件的电性能。例如，高栅极电阻会降低运行在高频率的射频CMOS(RFCMOS)器件的最大振荡频率(fmax)、噪声、和稳定性。
技术实现思路
为解决上述问题，本专利技术提出了一种方法，包括：在基板上方的第一层间电介质(ILD)中形成具有第一宽度的栅极带；在栅极带上方形成具有第二宽度的导电带；在第一ILD和导电带上方形成第二ILD；以及在第二ILD中和导电带上方形成导电插塞。其中，形成导电带的步骤包括：在栅极带和第一ILD上方形成导电层；以及图案化导电层，以形成导电带。其中，导电带的材料包括W、Al、Cu、TiN、TaN、TiW、或上述的组合。其中，导电带的厚度介于大约100埃和大约10,000埃之间的范围内。其中，栅极带是金属栅极。其中，第二宽度与第一宽度的比介于大约1和大约6之间。该方法进一步包括：在栅极带和导电带之间形成电传导结构。其中，电传导结构是A1和/或金属硅化物。此外，还提出了一种方法，包括：形成具有第一宽度的栅极带，其中，栅极带位于基板上方的第一层间电介质(ILD)中；在栅极带上方形成图案化层，其中，图案化层具有位于栅极带上方的沟槽开口；在沟槽开口中形成导电带，其中，导电带具有第二宽度；在导电带上方形成第二ILD；以及在第二ILD中和导电带上方形成导电插塞。其中，形成导电带的步骤包括：将导电材料填充至沟槽开口中和图案化层上方；以及移除图案化层上方的导电材料的一部分。其中，移除导电材料的一部分的步骤是通过化学机械抛光(CMP)实施的。其中，图案化层是介电层。其中，导电带的材料包含W、Al、Cu、TiN、TaN、TiW、或上述的组合。其中，第二宽度与第一宽度的比介于大约1和大约6之间的范围内。其中，导电带的厚度介于大约100埃和大约10,000埃之间的范围内。此外，还提出了一种集成电路结构，包括：第一层间电介质(ILD)层，位于基板上方；栅极带，位于第一ILD层中，其中，栅极带具有第一宽度；第二ILD层，位于栅极带和第一ILD层上方；接触插塞，位于第二ILD层中；以及导电带，介于接触插塞和栅极带之间，其中，导电带具有第二宽度。该结构进一步包括：第三ILD，围绕导电带并介于第一ILD层和第二ILD层之间。该结构进一步包括：电传导结构，介于栅极带和导电带之间。其中，导电带是W、Al、Cu、TiN、TaN、TiW、或上述的组合。其中，第二宽度与第一宽度的比介于大约1和大约6之间的范围内。其中，导电带的厚度介于大约100埃和大约10,000埃之间的范围内。附图说明在阅读相关附图时，通过以下详细描述可很好地理解本专利技术。需强调的是，根据工业领域的标准实践，各种部件未按比例绘制且仅用于说明目的。事实上，为了讨论清楚之目的，各部件的尺寸可任意增大或减小。图1是根据本专利技术实施例的一种制造集成电路器件的方法的流程图；图2-图7A是根据图1的方法的在各个制造阶段的集成电路器件的实施例的横截面图以及立体图；图8是根据本专利技术的实施例的另一种制造集成电路器件的方法的流程图；图9-图14是根据图8的方法，在各个制造阶段的集成电路器件的实施例的横截面图。具体实施方式应该理解，以下公开提供了多个不同的实施例或示例，以实现本专利技术的不同特征。下文描述组件和配置的具体示例以简化本专利技术。当然，这些仅为示例而已，并不旨在进行限定。例如，在以下描述中提供的信息：在第二特征上方或之上形成第一特征，可以包括将第一特征和第二特征形成直接连接的实施例，还可以包括在第一特征和第二特征之间形成附加特征的实施例，这样第一特征和第二特征可以不直接接触。此外，本专利技术可在各个实施例中重复使用参考标号和/或字母。此重复以简单化和清楚为目的，其本身并不决定所讨论的各个实施例和/或配置之间的关系。参考图2-图7A，下文中一并描述了，依据的图1中的方法100的各个制造阶段的半导体器件200的实施例的横截面图和立体图。半导体器件200示出了一种集成电路或其一部分，可包括存储单元和/或逻辑电路。半导体器件200可包括无源组件，比如电阻、电容、电感和/或熔断器(fuse)；以及有源组件，比如P沟道场效应晶体管(PFETs)、N沟道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(MOSFETs)、互补型金属氧化物半导体晶体管(CMOSs)、射频CMOS(RFCMOS)、高电压晶体管、其他合适的元件，和/或其结合。应该理解，作为方法100的附加实施例，方法100的之前、之中和/或之后可具有附加的步骤，并且下文中所述的一些步骤是可替代或可删除的。还应进一步理解，作为半导体器件200的附加实施例，半导体器件200中可添加附加特征，并且下文中所述的一些特征是可替代或可删除的。参考图1和图2，方法100开始于步骤102，其中，提供了基板100。本实施例中，基板100为包含硅的半导体基板。可选地，基板100包括元素半导体(elementarysemiconductor)包括硅和/或锗晶体；化合物半导体(compoundsemiconductor)包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体(alloysemiconductor)包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或上述的组合物。合金半导体基板可具有梯度(gradient)SiGe部件，其中，Si和Ge的组分在梯度SiGe部件在一个位置上的比例与另一个位置上的比例不同。合金SiGe可形成在硅基板的上方。SiGe基板可发生应变。此外，半导体基板可以是绝缘体上半导体(SOI)。在一些示例中，半导体基板可包括掺杂外延层(dopedepilayer)。在另外的示例中，硅基板可包括多层化合物半导体结构。基板10本文档来自技高网...

【技术保护点】
一种方法，包括：在基板上方的第一层间电介质(ILD)中形成栅极带，其中，所述栅极带包括栅极垫片，并且所述栅极带具有沿平行于所述第一ILD的顶面的第一方向测量的第一宽度；形成导电带，所述导电带具有沿所述第一方向测量的第二宽度并与所述栅极带直接接触，其中，所述第二宽度大于所述第一宽度，并且形成所述导电带包括将所述导电带的最底部表面形成在所述第一ILD的顶面上方；在所述第一ILD和所述导电带上方形成第二ILD；以及在所述第二ILD中和所述导电带上方形成导电插塞。

【技术特征摘要】
2010.11.17 US 12/948,1841.一种方法，包括：在基板上方的第一层间电介质(ILD)中形成栅极带，其中，所述栅极带包括栅极垫片，并且所述栅极带具有沿平行于所述第一ILD的顶面的第一方向测量的第一宽度；形成导电带，所述导电带具有沿所述第一方向测量的第二宽度并与所述栅极带直接接触，其中，所述第二宽度大于所述第一宽度，并且形成所述导电带包括将所述导电带的最底部表面形成在所述第一ILD的顶面上方；在所述第一ILD和所述导电带上方形成第二ILD；以及在所述第二ILD中和所述导电带上方形成导电插塞。2.根据权利要求1所述的方法，其中，所述导电带的材料包括W、Al、Cu、TiN、TaN、TiW、或上述的组合。3.根据权利要求1所述的方法，其中，所述导电带的厚度介于大约100埃和大约10,000埃之间的范围内。4.根据权利要求1所述的方法，其中，所述栅极带包括金属栅极。5.根据权利要求1所述的方法，进一步包括：在所述栅极带和所述导电带之间形成电传导结构。6.根据权利要求5所述的方法，其中，所述电传导结构是A1和/或金属硅化物。7.根据权利要求1所述的方法，其中，形成所述导电带包括形成具有平行于所述栅极带的纵向轴线的纵向轴线的所述导电带。8.一种方法，包括：形成具有第一宽度的栅极带，其中，所述栅极带包括垫片，并且所述栅极带位于基板上方的第一层间电介质(ILD)中；在所述栅极带上方形成图案化层，其中，所述图案化层具有位于所述栅极带上方的沟槽开口；在所述沟槽开口中形成导电带，其中，所述导电带的整体具有第二宽度，其中，所述第二宽度沿着垂直于所述基板的顶面的方向是不变的，所述导电带与所述栅极带直接接触，并且所述导电带沿着所述垫片的顶面延伸；在所述导电带上方形成第二ILD；以及在所述第二ILD中和所述导电带上方形成导电插塞。9.根据权利要求8所述的方法，其中，形成导电带的步骤包括：将导电材料填充至所述沟槽开口中和所述图案化层上方；以及移除所述图案化层上方的所述导电材料的一部分。10.根据权利要求9所述的方法，其中，移除导电材料的一部分的步骤是通过化学机械抛光(CMP)实施的。11.根据权利要求8所述的方法，其中，所述图案化层是介电层。12.根据权利要求8所述的方法，其中，所述导电带的材料包含W、Al、Cu、TiN、TaN、TiW、或上述的组合。13.根据权利要求8所述的方法，其中，所述第二宽度与所述第一宽度的比介...

【专利技术属性】
技术研发人员：何建志，赵治平，曾华洲，陈俊宏，苏嘉祎，亚历克斯·卡尔尼茨基，郑价言，庄学理，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71