一种雷达信号处理系统技术方案

技术编号:15704490 阅读:143 留言:0更新日期:2017-06-26 07:54
本发明专利技术涉及一种雷达信号处理系统,所述FPGA预处理模块,用于对雷达信息进行预处理;所述DSP处理阵列,用于对预处理后的雷达信息进行处理;所述多模加载模块,用于根据不同指令将不同的预处理程序加载到FPGA预处理模块;所述功耗管理模块,用于对系统的电源功耗进行管理;所述状态监管模块,用于将所述系统的状态信息发送到雷达系统的主控单元,并接收所述主控单元的反馈信息。该系统采用FPGA+DSP的硬件处理架构,发挥FPGA和DSP的各自特点,完成复杂雷达信息处理算法实时运算,可实现密集信息处理最大效费比;采用DDR3和高速SRAM技术解决了DSP和FPGA的内存瓶颈问题。

【技术实现步骤摘要】
一种雷达信号处理系统
本专利技术属于数字信号处理领域,涉及一种雷达信号处理系统,尤其涉及一种用于TI公司的C6678和Xilinx公司高性能FPGA-V6芯片为主处理器的信号处理系统。
技术介绍
随着复杂雷达信号处理算法的引入,对硬件系统的计算能力和实时性提出了更高的要求。当前,采用并行处理技术是提高处理性能的一个重要途径。为了满足信号处理对于处理性能不断增长的需求,多处理器并行协同处理是提高系统处理能力的有效方法。雷达系统的一个重要发展趋势是运算的实时性和数据的高吞吐率,特别是在SAR成像雷达系统中,数据的运算、传输、存储与读取已成为制约性能指标的关键瓶颈之一。传统的雷达信号处理系统功能受限,兼容性差且设备规模较大,严重影响了系统的通用性、灵活性和扩展能力,已无法满足现代雷达高速实时的信号处理需求。信号处理系统作为整个数字信号处理系统的核心,要求有极高的运算能力和数据吞吐能力。高速串行数据传输技术的高带宽,低误码,高灵活性等特点使其成为新型雷达信号处理系统总线技术的主流,传统PCI/CPCI等并行共享总线标准已无法满足高精度、高分辨率雷达的海量数据传输需要。
技术实现思路
针对以上问题,本专利技术采用TI的Keystone系列高性能多核DSP处理器TMS320C6678以及Xilinx公司的大规模FPGA-V6芯片组成了基于4DSP+FPGA架构的高性能、高集成度、高密度、低功耗的硬件系统,可应用于SAR/ISAR成像、单脉冲探测、SAR图像匹配识别等雷达信号处理领域。该硬件系统硬件逻辑资源丰富,处理能力强大,通过SRIO、GTX、PCIe及Heyperlink等多种先进的高速串行接口实现处理器和设备之间的数据通信和互连,预留了包括LVDS、TTL等多种外部接口用来增强该信号处理系统的通用性和可扩展能力。外部存储阵列采用DDR3技术扩展了存储容量和提升了访问速率。通过高性能处理阵列、高速总线互连和存储阵列地构建,该系统可实现海量数据处理、存储和传输。本专利技术的技术方案如下:一种雷达信号处理系统,包括:FPGA预处理模块、DSP处理阵列、存储阵列、多模加载模块、功耗管理模块以及状态监管模块;其中,所述FPGA预处理模块,用于对雷达信息进行预处理;所述DSP处理阵列,用于对预处理后的雷达信息进行处理;所述存储阵列,用于对所述FPGA预处理模块和所述DSP处理阵列处理的雷达信息进行存储;所述多模加载模块,用于根据不同指令将不同的预处理程序加载到FPGA预处理模块;所述功耗管理模块,用于对系统的电源功耗进行管理;所述状态监管模块,用于将所述系统的状态信息发送到雷达系统的主控单元,并接收所述主控单元的反馈信息。进一步的,所述DSP处理阵列由4个处理器构成;所述4个处理器被平均分成两组,构成两个子处理模块,每个所述子处理模块均包括一个主处理器和一个协处理器;两个子处理模块间通过SRIO和Gbe总线实现全双工的数据交互;主处理器和协处理器间通过Heyperlink和PCIe高速串行总线实现全双工的数据交互。进一步的,所述存储阵列主要由DDR3和DDR2SRAM存储阵列组成;其中,共有4片DDR2SRAM与FPGA预处理模块相连接,数据读取方式采用双沿触发,用于数据传输的缓存或存储脉压匹配系数和二相码。进一步的,所述多模加载模块包括控制单元FPGA和存储单元NorFlash,通过控制单元FPGA(S3)用于根据不同指令将不同的预处理程序加载到FPGA预处理模块,从而实现雷达信息的预处理,所述预处理包括单脉冲、SAR或ISAR成像。进一步的,所述功耗管理模块用于对系统的电源功耗进行管理具体为:所述功耗管理模块将系统的控制部分和处理部分的电源分别进行管理,其中,控制部分为控制单元FPGA,处理部分为所述FPGA预处理模块和所述DSP处理阵列;对控制部分一直保持上电;当待机状态时,将处理部分下电;当正常工作时,将处理部分上电。进一步的,所述状态监管模块与所述多模加载模块共用控制单元FPGA,具体为:所述控制单元FPGA通过LVTTL电平信号的方式实时采集所述系统的状态信息,并将所述状态信息打包成预定格式的状态指令帧,并反馈给主控单元;主控单元接收所述状态指令帧,并根据处理系统的状态是否有异常做出相应的反馈处理。进一步的,当雷达上电工作时,所述多模加载模块根据不同指令将不同的预处理程序加载到FPGA预处理模块;控制单元FPGA实时对其所监测的信号状态进行采集,发送到雷达系统的主控单元;FPGA预处理模块通过多模加载模块的指令加载不同的预处理程序具体包括:加载单脉冲处理程序时,通过GTX高速串行接口接收采集板发送过来的雷达预处理数据,完成距离脉压和速度补偿后,按截取点数缓存到外挂SRAM中,完成相参积累处理,将处理结果通过SRIO发送到DSP处理阵列;加载成像处理程序时,通过GTX高速串行接口接收采集板发送过来的雷达预处理数据,完成距离脉压和走动校正后,按截取点数缓存到外挂SRAM中,完成方位向处理,将处理结果通过SRIO分发给DSP处理阵列;DSP处理阵列完成SAR/ISAR或单脉冲雷达探测信息的处理。进一步的,多模加载模块的工作方式为:当程序烧写时,DSP通过异步串口接口将程序数据发送给控制单元FPGA,控制单元FPGA将接收到的数据写入到程序Flash中,从而完成处理FPGA的程序烧写;当程序加载时,控制单元FPGA通过解析加载程序指令,从程序Flash中读取相应程序,按加载时序进行数据配置,从而实现程序的加载。根据上述技术方案,本专利技术的有益效果为:(1)该系统由1处理FPGA(V6)+1控制单元FPGA(S3)+4C6678架构组成,其中控制单元FPGA(S3)负责1处理FPGA(V6)+4C6678及外围设备的上电、复位及时钟配置、处理FPGA程序加载以及系统状态采集等功能;处理FPGA(V6)负责雷达距离脉压、速度补偿、走动校正、相参积累、投影等雷达预处理算法实现;4C6678两两组成DSP处理子模块,通过SRIO、Heyperlink、PCIe、Gbe等高速串行总线实现处理子模块间、主协处理器间的数据交互,通过SRIO总线与处理FPGA(V6)实现海量数据传输,通过EMIF总线与处理FPGA(V6)实现指令数据交互,最终完成得到雷达信息的最终处理结果。该系统采用FPGA+DSP的硬件处理架构,发挥FPGA和DSP的各自特点,完成复杂雷达信息处理算法实时运算,可实现密集信息处理最大效费比。(2)该系统采用DDR3和高速SRAM技术解决了DSP和FPGA的内存瓶颈问题。每片C6678外挂4片16位宽的DDR3存储器,最大存储容量达4GByte,最快存储速度达1600MHz,可用于存储雷达信息处理中间变量。FPGA外挂4片DDR2SRAM高速存储芯片,单片存储容量达288Mb,可用于存储脉压匹配系数、距离向脉压数据等信息。(3)该系统采用多模加载技术实现了在同一次上电工作中的不同时间段加载不同处理程序,实现不同处理算法的功能。该方法可解决复杂算法分时工作,同时实现占用硬件资源过多的矛盾,扩展了系统使用条件,提升系统处理能力。(4)通过设计出紧凑、高性价比的雷达信号处理系统,从而大大降低软件、硬件设计难度,缩短开发周期本文档来自技高网...
一种雷达信号处理系统

【技术保护点】
一种雷达信号处理系统,其特征在于,所述系统包括:FPGA预处理模块、DSP处理阵列、存储阵列、多模加载模块、功耗管理模块以及状态监管模块;其中,所述FPGA预处理模块,用于对雷达信息进行预处理;所述DSP处理阵列,用于对预处理后的雷达信息进行处理;所述存储阵列,用于对所述FPGA预处理模块和所述DSP处理阵列处理的雷达信息进行存储;所述多模加载模块,用于根据不同指令将不同的预处理程序加载到FPGA预处理模块;所述功耗管理模块,用于对系统的电源功耗进行管理;所述状态监管模块,用于将所述系统的状态信息发送到雷达系统的主控单元,并接收所述主控单元的反馈信息。

【技术特征摘要】
1.一种雷达信号处理系统,其特征在于,所述系统包括:FPGA预处理模块、DSP处理阵列、存储阵列、多模加载模块、功耗管理模块以及状态监管模块;其中,所述FPGA预处理模块,用于对雷达信息进行预处理;所述DSP处理阵列,用于对预处理后的雷达信息进行处理;所述存储阵列,用于对所述FPGA预处理模块和所述DSP处理阵列处理的雷达信息进行存储;所述多模加载模块,用于根据不同指令将不同的预处理程序加载到FPGA预处理模块;所述功耗管理模块,用于对系统的电源功耗进行管理;所述状态监管模块,用于将所述系统的状态信息发送到雷达系统的主控单元,并接收所述主控单元的反馈信息。2.如权利要求1所述的系统,其特征在于,所述DSP处理阵列由4个处理器构成;所述4个处理器被平均分成两组,构成两个子处理模块,每个所述子处理模块均包括一个主处理器和一个协处理器;两个子处理模块间通过SRIO和Gbe总线实现全双工的数据交互;主处理器和协处理器间通过Heyperlink和PCIe高速串行总线实现全双工的数据交互。3.如权利要求1所述的系统,其特征在于,所述存储阵列主要由DDR3和DDR2SRAM存储阵列组成;其中,共有4片DDR2SRAM与FPGA预处理模块相连接,数据读取方式采用双沿触发,用于数据传输的缓存或存储脉压匹配系数和二相码。4.如权利要求1所述的系统,其特征在于,所述多模加载模块包括控制单元FPGA和存储单元NorFlash,通过控制单元FPGA(S3)用于根据不同指令将不同的预处理程序加载到FPGA预处理模块,从而实现雷达信息的预处理,所述预处理包括单脉冲、SAR或ISAR成像。5.如权利要求1所述的系统,其特征在于,所述功耗管理模块用于对系统的电源功耗进行管理具体为:所述功耗管理模块将系统的控制部分和处理部分的电源分别进行管理,其中,控制部分为控制单元FPGA...

【专利技术属性】
技术研发人员:李宗凌何联俊郑波郑珂燕一松张岱
申请(专利权)人:北京华航无线电测量研究所
类型:发明
国别省市:北京,11

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