一种阵列基板、显示面板及显示装置制造方法及图纸

技术编号:15704424 阅读:64 留言:0更新日期:2017-06-26 07:31
本发明专利技术公开了一种阵列基板、显示面板及显示装置,通过在像素区域内增加至少一个控制电容,且控制电容的第一电极端具有固定电位,第二电极端具有与相邻两个晶体管之间的节点相同的电位,使得在栅线停止输入有效栅极扫描信号时,控制控制电容的第二电极端的电位保持为数据线加载的数据信号电位,减少与控制电容的第二电极端有关联的晶体管源漏极之间的压差,进而保证晶体管与存储电容相连位置的电位保持为数据线加载的数据信号电位,保证像素电极充电充足,改善因充电不足而导致的画面闪烁等问题。

【技术实现步骤摘要】
一种阵列基板、显示面板及显示装置
本专利技术涉及显示
,尤指一种阵列基板、显示面板及显示装置。
技术介绍
在液晶显示器中,为了避免因像素结构内的像素电极充电不足而导致的屏幕闪烁,通常需要保证与像素电极相连的晶体管的源漏极的电位保持稳定,减小源漏极之间的压差,以降低晶体管的漏电流。通常,与像素电极相连的晶体管为单栅极结构,当栅线停止加载栅极扫描信号时,位于存储电容与晶体管之间的节点处于悬浮状态,同时又因栅线与数据线之间的寄生电容的作用,使得该节点的电位会随着时间的推移发生波动,进而逐渐偏离数据线加载的数据信号电位,使得晶体管的源漏极之间压差较大,产生较大的漏电流,降低显示画面的质量;而在现有技术中,为了减少晶体管的漏电流,一般采用双栅极晶体管来代替单栅极晶体管,如图1a所示的阵列基板的俯视图,101为栅线,102为数据线,103为公共电极,104为像素电极;与图1a对应的等效电路图如图1b所示,包括由第一晶体管T1和第二晶体管T2组成的双栅极结构、以及存储电容C0,其中,存储电容C0的m端为像素电极104、n端为公共电极103。第一晶体管T1的栅极和第二晶体管T2的栅极均与栅线GATE相连,第一晶体管T1的漏极与像素电极104相连,第二晶体管T2的源极与数据线DATA相连;在栅线GATE加载有效栅极扫描信号时,第一晶体管T1和第二晶体管T2均开启,数据线DATA输入的数据信号流经第一晶体管T1和第二晶体管T2为与节点P0相连的像素电极104充电;然而,当栅线GATE停止加载有效栅极扫描信号时,第一晶体管T1和第二晶体管T2均关闭,节点P0和节点P1均处于悬浮状态,又因栅线GATE与数据线DATA之间的寄生电容的作用,使得节点P0和节点P1的电位随着第一晶体管T1和第二晶体管T2的关闭以及时间的推移而发生波动,尤其是节点P1的电位波动较大,根据模拟仿真结果,节点P1的电位最大可产生近11V的波动,使得第一晶体管T1的源漏极之间的压差较大,导致漏电流较大,可见双栅极晶体管对降低漏电流的作用也是有限的。基于此,如何较大地降低晶体管的漏电流,保证像素电极充电充足,提高液晶显示器的画面质量,是本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术实施例提供了一种阵列基板、显示面板及显示装置,用以解决现有技术中如何较大地降低晶体管的漏电流,保证像素电极充电充足,提高液晶显示器的画面质量。本专利技术实施例提供了一种阵列基板,包括:基板,位于所述基板上交叉设置的栅线和数据线,由所述栅线和所述数据线限定出的多个呈阵列排布的像素区域,以及位于所述像素区域内的像素开关、存储电容、以及至少一个控制电容;其中,所述像素开关包括串联连接的至少两个晶体管;且各所述晶体管的栅极均与所述栅线相连,串联连接的晶体管中的第一个晶体管与所述存储电容的一端相连,串联连接的晶体管中的最后一个晶体管与所述数据线相连;所述控制电容的数量小于所述晶体管的数量;所述控制电容包括具有固定电位的第一电极端,以及具有与相邻两个所述晶体管之间的节点相同电位的第二电极端;所述控制电容用于在所述栅线停止加载有效栅极扫描信号时,控制所述控制电容的第二电极端的电位保持为所述数据线加载的数据信号电位。本专利技术实施例还提供了一种显示面板,包括本专利技术实施例提供的上述阵列基板。本专利技术实施例还提供了一种显示装置,包括本专利技术实施例提供的上述显示面板。本专利技术有益效果如下:本专利技术实施例提供的一种阵列基板、显示面板及显示装置,通过在像素区域内增加至少一个控制电容,且控制电容的第一电极端具有固定电位,第二电极端具有与相邻两个晶体管之间的节点相同的电位,使得在栅线停止输入有效栅极扫描信号时,控制控制电容的第二电极端的电位保持为数据线加载的数据信号电位,减少与控制电容的第二电极端有关联的晶体管源漏极之间的压差,进而保证晶体管与存储电容相连位置的电位保持为数据线加载的数据信号电位,保证像素电极充电充足,改善因充电不足而导致的画面闪烁等问题。附图说明图1a为现有技术中一个像素区域的俯视图;图1b为与图1a对应的等效电路图;图2a至图2d分别为本专利技术实施例中提供的等效电路图;图3a至图3h分别为本专利技术实施例中提供的在各晶体管为顶栅结构时各膜层的结构示意图;图4为本专利技术实施例中提供的在各晶体管为顶栅结构时阵列基板的俯视图;图5a至图5d分别为本专利技术实施例中提供的在各晶体管为底栅结构时各膜层的结构示意图;图6a至图6b分别为本专利技术实施例中提供的在各晶体管为底栅结构时阵列基板的俯视图;图7为本专利技术实施例提供的一种显示面板的结构示意图;图8a和图8b分别为本专利技术实施例提供的一种显示装置的结构示意图;图9为本专利技术实施例提供的一种显示装置的结构示意图。具体实施方式下面结合附图,对本专利技术实施例提供的一种阵列基板、显示面板及显示装置的具体实施方式进行详细地说明。附图中各部件的形状和大小不反映阵列基板的真实比例,目的只是示意说明本
技术实现思路
。本专利技术实施例提供了一种阵列基板,可以包括:基板,位于基板上交叉设置的栅线和数据线,由栅线和数据线限定出的多个呈阵列排布的像素区域,以及位于像素区域内的像素开关、存储电容、以及至少一个控制电容;如图2a至图2d所示的等效电路图,在一个像素区域内,包括像素开关201、存储电容C0、以及至少一个控制电容CS;其中,像素开关201包括串联连接的至少两个晶体管T;且各晶体管T的栅极均与栅线GATE相连,串联连接的晶体管T中的第一个晶体管T1与存储电容C0的m端相连,串联连接的晶体管T中的最后一个晶体管T2与数据线DATA相连;并且,存储电容C0的m端具有像素电极的电位,n端具有公共电极的电位,且第一个晶体管T1的漏极与像素电极相连(图2a至图2d中未示出);控制电容CS的数量小于晶体管T的数量;控制电容CS包括具有固定电位Vs的第一电极端a,以及具有与相邻两个晶体管T之间的节点相同电位的第二电极端b;控制电容CS用于在栅线GATE停止加载有效栅极扫描信号时,控制控制电容CS的第二电极端b的电位保持为数据线DATA加载的数据信号电位。本专利技术实施例提供的上述阵列基板,通过在像素区域内增加至少一个控制电容CS,且控制电容CS的第一电极端a具有固定电位Vs,第二电极端b具有与相邻两个晶体管之间的节点相同的电位,使得在栅线GATE停止输入有效栅极扫描信号时,控制控制电容CS的第二电极端b的电位保持为数据线DATA加载的数据信号电位,减少与控制电容CS的第二电极端b有关联的晶体管的源漏极之间的压差,进而保证晶体管T与存储电容C0相连位置的电位保持为数据线DATA加载的数据信号电位,保证像素电极充电充足,改善因充电不足而导致的画面闪烁等问题。在具体实施时,为了保证像素电极的正常充电,又能避免因栅线和数据线之间的寄生电容在像素开关中的晶体管关闭后对相邻两个晶体管之间的节点电位造成较大地波动,因此,控制电容的电容值小于存储电容的电容值,且大于栅线与数据线之间的寄生电容的电容值;当然,在调整控制电容的电容值大小时,可以根据控制电容的第一电极端与第二电极端之间的距离,以及第一电极端与第二电极端的正对面积来调整。具体地,在本专利技术实施例提供的上述阵列基板中,当一个像素区域内存在多个控制电容时,位于一个像素区域本文档来自技高网
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一种阵列基板、显示面板及显示装置

【技术保护点】
一种阵列基板,包括:基板,位于所述基板上交叉设置的栅线和数据线,由所述栅线和所述数据线限定出的多个呈阵列排布的像素区域,以及位于所述像素区域内的像素开关、存储电容、以及至少一个控制电容;其中,所述像素开关包括串联连接的至少两个晶体管;且各所述晶体管的栅极均与所述栅线相连,串联连接的晶体管中的第一个晶体管与所述存储电容的一端相连,串联连接的晶体管中的最后一个晶体管与所述数据线相连;所述控制电容的数量小于所述晶体管的数量;所述控制电容包括具有固定电位的第一电极端,以及具有与相邻两个所述晶体管之间的节点相同电位的第二电极端;所述控制电容用于在所述栅线停止加载有效栅极扫描信号时,控制所述控制电容的第二电极端的电位保持为所述数据线加载的数据信号电位。

【技术特征摘要】
1.一种阵列基板,包括:基板,位于所述基板上交叉设置的栅线和数据线,由所述栅线和所述数据线限定出的多个呈阵列排布的像素区域,以及位于所述像素区域内的像素开关、存储电容、以及至少一个控制电容;其中,所述像素开关包括串联连接的至少两个晶体管;且各所述晶体管的栅极均与所述栅线相连,串联连接的晶体管中的第一个晶体管与所述存储电容的一端相连,串联连接的晶体管中的最后一个晶体管与所述数据线相连;所述控制电容的数量小于所述晶体管的数量;所述控制电容包括具有固定电位的第一电极端,以及具有与相邻两个所述晶体管之间的节点相同电位的第二电极端;所述控制电容用于在所述栅线停止加载有效栅极扫描信号时,控制所述控制电容的第二电极端的电位保持为所述数据线加载的数据信号电位。2.如权利要求1所述的阵列基板,其特征在于,所述像素开关包括的晶体管数量不大于三个。3.如权利要求1所述的阵列基板,其特征在于,所述控制电容的数量为一个,所述控制电容的第二电极端的电位为所述第一个晶体管和相邻的所述晶体管之间的节点电位。4.如权利要求3所述的阵列基板,其特征在于,所述像素开关包括串联连接的第一晶体管和第二晶体管;所述第一晶体管和所述第二晶体管构成双栅极结构。5.如权利要求4所述的阵列基板,其特征在于,所述第一晶体管和所述第二晶体管均为N型晶体管,或均为P型晶体管。6.如权利要求1所述的阵列基板,其特征在于,所述控制电容的电容值小于所述存储电容的电容值,且大于所述栅线与所述数据线之间的寄生电容的电容值。7.如权利要求6所述的阵列基板,其特征在于,一个所述像素区域内存在多个所述控制电容,位于一个所述像素区域内的各所述控制电容的电容值均相等。8.如权利要求7所述的阵列基板,其特征在于,位于不同所述像素区域内的各所述控制电容的电容值均相等。9.如权利要求1所述的阵列基板,其特征在于,所述存储电容由像素电极和公共电极构成;所述控制电容的第一电极端具有所述公共电极的电位,所述控制电容的第二电极端具有相邻两个所述晶体管之间连接的有源层的电位。10.如权利要求9所述的阵列基板,其特征在于,各所述晶体管为顶栅结构,所述控制电容的第一电极...

【专利技术属性】
技术研发人员:蓝学新
申请(专利权)人:厦门天马微电子有限公司
类型:发明
国别省市:福建,35

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