三维存储器及其形成方法技术

一种三维存储器及其形成方法，其中，三维存储器包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。

Three dimensional memory and forming method thereof

A three-dimensional memory and forming method thereof, wherein, the three-dimensional memory device includes a substrate, the substrate including the adjacent device region and connected area; located in the device region and connected region on a substrate and a plurality of discrete laminated structure, the stack structure includes a gate layer overlapping the isolation layer is located in the area of the substrate device; between the adjacent laminated structure on; located in the connection area of the substrate structure on the laminated structure of the adjacent connecting structure, the connecting structure comprises a multi-layer overlapping electrical connection layer, layer at both ends of each layer is electrically connected respectively connect the adjacent laminated structure of the gate in the same layer respectively; in each layer of the gate surface of the plug, the plug contact with the gate, and contact grid positioned on the grid and the same layer and contact with the gate located in the same layer of electrical connection layer is electrically connected . The forming method can reduce the number of plugs, simplify the process, reduce the volume of memory, and improve the space utilization of the chip.

【技术实现步骤摘要】
三维存储器及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种三维存储器及其形成方法。
技术介绍
近年来，闪存(flashmemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bitdensity)，同时减少位成本(bitcost)，提出了一种三维与非门(3DNAND)的闪存存储器。三维与非门(3DNAND)的闪存存储器是将多个栅极层层叠设置于基板上，且竖直沟道贯穿多个所述栅极层。底层的栅极层用做底层选择管，多个中间栅极层用做存储管，顶层的栅极层用做顶层选择管。彼此相邻的顶层选择管通过字线连接，用做器件的行选择线。彼此相邻的竖直沟道通过位线连接，用做器件的列选择线。然而，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。
技术实现思路
本专利技术解决的问题是提供一种三维存储器及其形成方法，能够简化工艺，减小存储器的体积，提高芯片的空间利用率。为解决上述问题，本专利技术提供一种三维存储器，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。可选的，所述电连接层与所述栅极的材料相同。可选的，所述电连接层与所述栅极的材料为钨、铝或铜。可选的，所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。可选的，所述第一绝缘层和第二绝缘层的材料为氧化硅。可选的，所述衬底还包括沟道区，所述沟道区与所述连接区或器件区相邻；所述叠层结构还延伸至所述沟道区衬底上；所述三维存储器还包括：位于所述沟道区衬底上的若干沟道插塞，所述沟道插塞贯穿所述叠层结构。可选的，还包括：位于所述栅极与沟道插塞之间的栅介质层。相应的，本专利技术还提供一种三维存储器的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和连接区；在所述器件区和连接区衬底上形成多个分立的叠层结构和位于相邻叠层结构之间器件区衬底上的隔离层，所述叠层结构包括多层重叠的栅极；在所述连接区衬底上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；在各层栅极表面形成若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。可选的，所述叠层结构还包括：位于相邻栅极之间的绝缘层；所述连接结构还包括：位于相邻电连接层之间的绝缘层；形成所述叠层结构和连接结构的步骤包括：在所述器件区和连接区衬底上形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；对所述复合层进行图形化，去除器件区的部分复合层形成沟槽，所述沟槽在垂直于所述衬底表面的方向上贯穿所述复合层，且所述沟槽的延伸方向垂直于所述器件区与连接区交界线方向；在所述沟槽中形成隔离层；形成所述隔离层之后，去除所述器件区和连接区的牺牲层，在相邻绝缘层之间形成若干凹槽；在所述器件区和连接区的若干凹槽中形成栅极层，器件区的栅极层和邻近所述隔离层的连接区栅极层构成所述栅极，连接所述连接区栅极的栅极层构成所述电连接层。可选的，对所述复合层进行图形化的步骤包括：在所述复合层上形成掩膜层，所述掩膜层覆盖所述连接区复合层以及所述器件区的部分复合层；以所述掩膜层为掩膜对所述复合层进行刻蚀。可选的，对所述复合层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。可选的，形成栅极层之前，还包括：在所述器件区和连接区凹槽的底部和侧壁表面形成栅介质层。可选的，所述衬底还包括沟道区，所述沟道区与所述器件区或连接区相邻；所述叠层结构还延伸至所述沟道区衬底上；去除所述器件区和连接区的牺牲层之前，所述形成方法还包括：在所述沟道区的复合层中形成沟道插塞，所述沟道插塞贯穿所述叠层结构。可选的，所述绝缘层的材料为氧化硅；所述牺牲层的材料为多晶硅、多晶锗或氮化硅；所述栅极层的材料为钨、铝或铜。可选的，去除所述器件区和连接区的牺牲层的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。可选的，形成所述栅极层的工艺包括化学气相沉积工艺。可选的，所述电连接层的材料为钨、铝或铜。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案提供的三维存储器中，通过所述电连接层连接相邻叠层结构中同一层的栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。本专利技术技术方案提供的三维存储器的形成方法中，在所述连接区衬底上形成连接相邻叠层结构的连接结构。通过所述电连接层连接相邻叠层结构中的同层栅极，能够实现相邻叠层结构中的同层栅极的电连接，则相邻叠层结构中的同层栅极可以共用一个插塞，从而实现栅极与外部电路的电连接。因此，所述形成方法能够减少插塞的数量，简化工艺，减小存储器的体积，提高芯片的空间利用率。附图说明图1是一种三维与非门的闪存存储单元的结构示意图；图2至图12是本专利技术一实施例的三维存储器的形成方法各步骤的结构示意图。具体实施方式如
技术介绍
所述，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。现结合一种三维与非门的闪存存储单元，分析三维与非门的闪存存储单元的制造工艺复杂，且体积较大的原因。请参考图1，图1是现有的三维与非门的闪存存储单元的结构示意图，包括：衬底100；位于所述衬底100表面的隔离层103；位于隔离层103表面的底层选择栅104；位于所述底层选择栅104上的若干层重叠的控制栅107；位于所述控制栅107上的顶层选择栅109；位于相邻两排重叠设置的底层选择栅104、控制栅107和顶层选择栅109之间的衬底内的源线掺杂区120；贯穿所述顶层选择栅109、控制栅107、底层选择栅104和隔离层103的沟道通孔(未标示)；位于所述沟道通孔侧壁表面的沟道插塞113；位于所述沟道通孔内的沟道插塞113表面的绝缘层115，所述绝缘层115填充满所述沟道通孔；位于所述若干沟道插塞113顶部表面的若干位线111；位于各层控制栅107表面的若干字线插塞117；位于若干字线插塞117顶部的若干字线119。需要说明的是，相邻的底层选择栅104、控制栅107、顶层选择栅109和位线111之间均具有介质层相互隔离，而图1为忽略所述介质层的结构示意图。在所述三维与非门的闪存存储单元的结构中，需要在每一层底层选择栅104、控制栅107或顶层选择栅109表面形成一根或多根字线插塞117，而所述字线插塞117的顶部表面需要形成若干字线119，而每一根本文档来自技高网...

【技术保护点】
一种三维存储器，其特征在于，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：衬底，所述衬底包括相邻的器件区和连接区；位于所述器件区和连接区衬底上的多个分立的叠层结构，所述叠层结构包括多层重叠的栅极；位于相邻叠层结构之间的器件区衬底上的隔离层；位于所述连接区衬底上的连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；分别位于各层栅极表面的若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。2.如权利要求1所述的三维存储器，其特征在于，所述电连接层与所述栅极的材料相同。3.如权利要求2所述的三维存储器，其特征在于，所述电连接层与所述栅极的材料为钨、铝或铜。4.如权利要求1所述的三维存储器，其特征在于，所述叠层结构还包括：位于相邻栅极之间的第一绝缘层；所述连接结构还包括：位于相邻电连接层之间的第二绝缘层。5.如权利要求4所述的三维存储器，其特征在于，所述第一绝缘层和第二绝缘层的材料为氧化硅。6.如权利要求1所述的三维存储器，其特征在于，所述衬底还包括沟道区，所述沟道区与所述连接区或器件区相邻；所述叠层结构还延伸至所述沟道区衬底上；所述三维存储器还包括：位于所述沟道区衬底上的若干沟道插塞，所述沟道插塞贯穿所述叠层结构。7.如权利要求6所述的三维存储器，其特征在于，还包括：位于所述栅极与沟道插塞之间的栅介质层。8.一种三维存储器的形成方法，其特征在于，包括：提供衬底，所述衬底包括相邻的器件区和连接区；在所述器件区和连接区衬底上形成多个分立的叠层结构和位于相邻叠层结构之间器件区衬底上的隔离层，所述叠层结构包括多层重叠的栅极；在所述连接区衬底上形成连接结构，所述连接结构连接相邻的叠层结构，所述连接结构包括多层重叠的电连接层，各层电连接层两端分别连接相邻叠层结构中位于同一层的栅极；在各层栅极表面形成若干插塞，各插塞与所接触的栅极、与所接触栅极位于同一层的栅极、以及与所接触栅极位于同一层的电连接层电连接。9.如权利要求8所述的三维存储器的形成方法，其特征在于，所述叠层结构还包括：位于相邻栅极之间的绝缘层；所...

【专利技术属性】
技术研发人员：徐强，刘藩东，霍宗亮，夏志良，杨要华，洪培真，华文宇，何佳，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42