半导体结构及其制造方法技术

一种用于制造半导体结构的方法包括在衬底上形成多个伪半导体鳍。伪半导体鳍彼此邻近并且分组为多个鳍组。每次一组地凹进鳍组的伪半导体鳍。本发明专利技术实施例涉及半导体结构及其制造方法。

Semiconductor structure and manufacturing method thereof

A method for fabricating a semiconductor structure includes forming a plurality of pseudo semiconductor fins on a substrate. The pseudo semiconductor fins are adjacent to each other and are grouped into a plurality of fin groups. A pseudo semiconductor fin that is indented each time into a fin group. Embodiments of the present invention relate to semiconductor structures and methods of making the same.

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术实施例涉及半导体结构及其制造方法。
技术介绍
半导体集成电路(IC)产业已经经历了指数级增长。在IC材料和设计上的技术进步已经产生了一代又一代IC，其中每一代都具有比上一代更小，更复杂的电路。在IC演化过程中，功能密度(即，单位芯片面积上互连器件的数量)已经增加，而几何尺寸(即，使用制造工艺可以创建的最小组件(或线))已经下降。这种按比例缩放的工艺提供了不断提高的生产效率和不断降低的相关成本。这样的按比例缩放也增加了处理和制造IC的复杂性并且提供了在IC处理和制造上类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替代平面晶体管。鳍晶体管具有与顶面和相对的侧壁相关的沟道(简称鳍沟道)。鳍沟道具有被顶面和相对侧壁限定的总沟道宽度。
技术实现思路
根据本专利技术的一个实施例，提供了一种用于制造半导体结构的方法，包括：在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组；以及每次一组地凹进所述鳍组的所述伪半导体鳍。根据本专利技术的另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上形成第一鳍组和第二鳍组，其中，所述第一鳍组设置为邻近所述第二鳍组，所述第一鳍组包括至少两个邻近的第一伪半导体鳍，以及所述第二鳍组包括至少两个邻近的第二伪半导体鳍；以及凹进所述第一鳍组的所述第一伪半导体鳍；以及凹进所述第二鳍组的所述第二伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍和凹进所述第二鳍组的所述第二伪半导体鳍。根据本专利技术的又一实施例，还提供了一种半导体结构，包括：衬底；至少一个有源结构，设置在所述衬底上；以及多个伪半导体鳍，设置在所述衬底上并且邻近所述有源结构，其中，所述伪半导体鳍比所述有源结构更短，并且所述伪半导体鳍具有小于5nm的高度变化。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A至图1H是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。图2A至图2E是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。图3A至图3E是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。图4A至图4E是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。图5A至图5D是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。可以从本专利技术的一个或多个实施例提高的器件的实例是半导体器件。这样的器件，例如，是FinFET器件。以下公开的内容将继续与FinFET实例一起说明本专利技术的各个实施例。然而，可以理解的是，本专利技术不应当限于特定类型的器件。图1A至图1H是根据本专利技术的一些实施例的制造半导体器件的方法在各个阶段的截面图。参照图1A。提供了衬底110。衬底110具有至少一个隔离区102和至少一个有源区104。例如，在图1A中，衬底110具有一个隔离区102和一个有源区104。在一些实施例中，衬底110包括硅。可选地，衬底110可以包括锗、硅锗、砷化镓或其它合适的半导体材料。同样可选地，衬底110可以包括外延层。例如，衬底110可具有位于块状半导体上面的外延层。此外，衬底110可以是应变的以增强性能。例如，外延层可以包括不同于块状半导体的半导体材料的半导体材料，诸如位于块状硅上面的硅锗层或位于块状硅锗上面的硅层。可通过选择性外延生长(SEG)来形成这样的应变的衬底。此外，衬底110可以包括绝缘体上的半导体(SOI)结构。同样可选地，衬底110可以包括诸如埋氧(BOX)层的掩埋介电层，诸如通过诸如注氧隔离(SIMOX)技术、晶圆接合、SEG或其他适当的方法形成的埋氧(BOX)层。在衬底110的隔离区102上形成多个伪半导体鳍112。伪半导体鳍112彼此邻近并分为多个鳍组。更详细地，在图1A中有三个鳍组G1、G2、G3。然而，在一些其它实施例中，鳍组的数量并不限于这个方面。鳍组G1、G2、G3彼此邻近。例如，在图1A中，鳍组G1设置在鳍组G2和G3之间。鳍组G1、G2、G3分别包括至少两个邻近的伪半导体鳍112。例如，在图1A中，鳍组G1、G2、G3分别包括两个邻近的伪半导体鳍112。值得注意的是，在图1A中伪半导体鳍112的数量是说明性的，并且不限制本专利技术所要求保护的范围。本领域的普通技术人员可以根据实际情况为伪半导体鳍112选择合适的数目。在一些实施例中，伪半导体鳍112包括硅。例如，可以通过使用光刻技术图案化并蚀刻衬底110来形成伪半导体鳍112。在一些实施例中，在衬底110上方沉积光刻胶材料层(未示出)。根据期望的图案(在这种情况下的伪半导体鳍112)照射(曝光)光刻胶材料层并且显影光刻胶材料层以去除部分光刻胶材料。保留的光刻胶材料保护下面的材料免受诸如蚀刻的后续处理步骤的损害。应当注意，在蚀刻工艺中也可以使用诸如氧化物或氮化硅掩模的其它掩模。在一些实施例中，在衬底110的有源区104上形成至少一个有源半导体鳍114。例如，在图1A中，存在三个有源半导体鳍114。有源半导体鳍114在半导体器件中具有功能，而伪半导体鳍112在半导体器件中不具有功能但是可以使器件工艺更均匀、更具有可重复以及更具有可制造性。有源半导体鳍114可以与伪半导体鳍112一起形成。在一些实施例中，伪半导体鳍112的高度H1和有源半导体鳍114的高度H2可以是从约100nm至约160nm，并且所要求保护的范围并不限于这个方面。在一些实施例中，在衬底110的有源区104上可以形成氧化物限定(OD)图案116。在图1A中，OD图案116设置在有源半导体鳍114和伪半导体鳍112之间以限定有源区，并且本专利技术所要求保护的范围并不限于这个方面。OD图案116可以与伪半导体鳍112和有源半导体鳍114一起形成。在图1A中，有源半导体鳍114和OD图案116是有源结构。为了形成伪半导体鳍112，可预先在衬底110上形成有源半导体鳍114、和OD图案116、衬垫层122和掩模层124。衬垫层122包括诸如氧化硅、氮化本文档来自技高网...

【技术保护点】
一种用于制造半导体结构的方法，包括：在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组；以及每次一组地凹进所述鳍组的所述伪半导体鳍。

【技术特征摘要】
2015.12.14 US 14/968,4681.一种用于制造半导体结构的方法，包括：在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组；以及每次一组地凹进所述鳍组的所述伪半导体鳍。2.根据权利要求1所述的方法，还包括：形成绝缘结构以覆盖凹进的所述伪半导体鳍。3.根据权利要求1所述的方法，其中，所述凹进包括：形成抗反射层以覆盖所述伪半导体鳍；在所述抗反射层上形成图案化掩模，其中，所述图案化掩模暴露所述抗反射层的设置在所述鳍组的一个上的部分；以及凹进所述抗反射层的所述部分并且通过所述图案化掩模暴露所述鳍组的所述一个的所述伪半导体鳍。4.根据权利要求1所述的方法，其中，实施所述凹进从而使得不同所述鳍组的凹进的所述伪半导体鳍具有相同的高度。5.根据权利要求1所述的方法，其中，所述鳍组设置在所述衬底的隔离区中，以及所述凹进包括：凹进所述鳍组的设置在所述衬底的所述隔离区的边缘部处的一个所述鳍组的所述伪半导体鳍；以及在凹进所述鳍组的设置在所述衬底的所述隔离区的所述边缘部处的一个所述鳍组的所述伪半导体鳍之后，凹进所述鳍组的设置在所述衬底的所述隔离区的中间部处的另一个所述鳍组的所述伪半导体鳍。6.根据权利要求1所述的方法，其中，所述鳍组设置在所述衬底的隔离区中，以及所述凹...

【专利技术属性】
技术研发人员：张哲诚，巫柏奇，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71