半导体结构的制造方法技术

一种半导体结构的制造方法，包括：形成包括第一区域和第二区域的衬底、凸出于第一区域衬底的第一鳍部和凸出于第二区域衬底的第二鳍部；在第一鳍部形成第一伪栅结构，包括栅氧化层和第一伪栅电极层，在第二鳍部形成第二伪栅结构，包括伪栅氧化层和第二伪栅电极层；去除第一伪栅电极层和第二伪栅电极层后对栅氧化层和伪栅氧化层进行第一退火工艺；对栅氧化层和伪栅氧化层进行掺氮工艺及第二退火工艺；分别在第一鳍部、第二鳍部表面形成第一栅极结构和第二栅极结构。本发明专利技术先对栅氧化层进行第一退火工艺，再对栅氧化层进行掺氮工艺，避免被氮化的部分所述栅氧化层因所述第一退火工艺再次被氧化，进而提高半导体器件的电学性。

Method for manufacturing semiconductor structure

Method of fabricating a semiconductor structure: second fin formation includes a substrate, a convex first and second regions in the first region of a first fin and protrudes from the second area of the substrate; forming a first dummy gate structure in the first fin, including a gate oxide layer and a gate electrode layer is formed of a pseudo second. The dummy gate structure at the second fin, including pseudo gate oxide layer and the second dummy gate electrode layer; removing the first dummy gate electrode layer and the second electrode layer of the first dummy gate after the annealing process on the gate oxide layer and the dummy gate oxide layer; nitrogen doped process and two annealing process on the gate oxide layer and the dummy gate oxide layer in the first part, respectively; second fin fin surface forming a first gate structure and the second gate structure. The present invention first annealing process on the gate oxide layer of nitrogen doped process on the gate oxide layer to avoid being part of the gate oxide nitride layer for the first annealing process is oxidized again, so as to improve the electrical properties of semiconductor devices.

【技术实现步骤摘要】
半导体结构的制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构的制造方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。但是，现有技术形成的半导体器件的电学性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的制造方法，提高半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在去除所述第一伪栅电极层和第二伪栅电极层之后，先对所述栅氧化层和伪栅氧化层进行第一退火工艺，以修复形成所述第一伪栅结构和第二伪栅结构的刻蚀工艺对所述栅氧化层和伪栅氧化层造成的损伤；然后再对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺，使部分所述栅氧化层和伪栅氧化层被氮化。由于所述掺氮工艺在所述第一退火工艺之后进行，可以避免被氮化的部分所述栅氧化层和伪栅氧化层因所述第一退火工艺再次被氧化，提高对所述栅氧化层和伪栅氧化层的掺氮效果，从而更好地降低所述栅氧化层的电性厚度，进而提高半导体器件的TDDB可靠性性能。附图说明图1至图5是现有技术一种半导体结构的制造方法各步骤对应的结构示意图；图6至图20是本专利技术半导体结构的制造方法一实施例中各步骤对应结构示意图。具体实施方式现有技术的半导体器件的电性能较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：参考图1，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述第二区域Ⅱ衬底100的鳍部为第二鳍部120。所述第一区域Ⅰ衬底用于形成周边器件，所述第二区域Ⅱ衬底用于形成核心器件。具体地，所述半导体基底还包括位于所述第一区域Ⅰ的第一伪栅结构(未标示)、位于所述第二区域Ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源、漏区113以及位于所述第二伪栅结构两侧的第二区域源、漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的栅氧化层111以及位于所述栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的伪栅氧化层121以及位于所述伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。需要说明的是，形成所述栅氧化层111和伪栅氧化层121的工艺还包括：对所述栅氧化层111和伪栅氧化层121进行掺氮工艺，并在掺氮工艺后对所述栅氧化层111和伪栅氧化层121进行氮化后热退火处理。参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，暴露出部分所述栅氧化层111表面并在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122(如图1所示)，暴露出部分所述伪栅氧化层121表面并在所述介质层130内形成第二开口210。需要说明的是，去除所述第一伪栅电极层112和第二伪栅电极层122后，对所述栅氧化层111和伪栅氧化层121进行热退火处理，以修复形成所述第一伪栅结构和第二伪栅结构的工艺对所述栅氧化层111和伪栅氧化层121造成的损伤。参考图3，形成覆盖所述第一区域Ⅰ的第一图形层300，所述第一图形层300覆盖所述第一区域Ⅰ的介质层130并填充满所述第一开口200(如图2所示)，暴露出所述第二开口210底部的伪栅氧化层121(如图2所示)；以所述第一图形层300为掩膜，刻蚀去除所述第二开口210底部的伪栅氧化层121；刻蚀去除所述伪栅氧化层121后，去除所述第一图形层300。参考图4，在所述第一开口200(如图2所示)底部的栅氧化层111表面形成第一界面层115，在所述第二开口210(如图2所示)底部形成第二界面层125；在所述第一界面层115表面、第一开口200侧壁、第二界面层125表面以及第二开口210侧壁形成栅介质层150，所述栅介质层150还覆盖所述介质层130表面；在所述栅介质层150表面形成功函数层160。参考图5，分别在所述第一鳍部110和第二鳍部120表面形成第一栅极结构(图未示)和第二栅极结构(图未示)。其中，所述第一栅极结构包括栅氧化层11本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。...

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域，凸出于所述第一区域衬底的鳍部为第一鳍部，凸出于所述第二区域衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构并在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，暴露出部分栅氧化层并在所述介质层内形成第一开口，去除所述第二伪栅电极层，暴露出部分伪栅氧化层并在所述介质层内形成第二开口；对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行第一退火工艺；第一退火工艺后，对所述第一开口底部的栅氧化层以及所述第二开口底部的伪栅氧化层进行掺氮工艺；所述掺氮工艺之后，去除所述第二开口底部的伪栅氧化层，暴露出所述第二鳍部的部分表面；去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺；第二退火工艺后，在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的栅氧化层、栅介质层和金属层用于构成第一栅极结构，位于所述第二开口中的栅介质层和金属层用于构成第二栅极结构。2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述栅氧化层和伪栅氧化层的材料为氧化硅。3.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述栅氧化层和伪栅氧化层的工艺为原位蒸汽生成氧化工艺。4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一退火工艺为快速热退火工艺。6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述第一退火工艺的工艺参数包括：退火温度为700摄氏度至1000摄氏度，工艺时间为5秒至20秒，压强为50托至300托，反应气体为氧气，辅助气体为氮气，氧气与氮气的气体流量比值为1：20至1：5。7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述掺氮工艺为等离子体氮化工艺。8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述掺氮工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。9.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述第二开口底部的伪栅氧化层之后，对所述第一鳍部和第二鳍部进行第二退火工艺之前，还包括：对所述第一开口底部的栅氧化层以及第二开口底部的第二鳍部表面进行栅氧化层生长表面处理工艺。10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述栅氧化层生长表面处理的工艺参数包括：功率为300瓦至600瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31